本发明专利技术提供了一种数据互连和路由机制。在一种实现中，数据处理系统至少包括第一到第三处理单元、连接到所述多个处理单元的数据存储装置以及互连构架。所述互连构架至少包括将所述第一处理单元连接到所述第二处理单元的第一数据总线，以及将所述第三处理单元连接到所述第二处理单元的第二数据总线，从而所述第一和第三处理单元可以向所述第二处理单元传输数据业务。所述数据处理系统进一步包括连接所述第一和第三处理单元的控制通道。所述第一处理单元经由所述控制通道请求来自所述第三处理单元的批准，以便向所述第二处理单元传输数据通信，并且所述第三处理单元在经由所述控制通道传输的响应中批准或推迟所述数据通信的传输。
【技术实现步骤摘要】
本专利技术一般地涉及数据处理系统，具体地说，涉及多处理器数据处理系统。更具体地说，本专利技术涉及用于多处理器数据处理系统的数据互连和数据路由机制。
技术介绍
在计算机领域中公知的是，通过利用多个处理单元的共同处理能力，可以得到更高的计算机系统性能。可以使用许多不同的体系结构来设计多处理器(MP)计算机系统，取决于预期的设计点、系统的性能要求以及每种应用的软件环境，其中可能有各种体系结构适合于特定的应用。已知的MP体系结构包括，例如，对称多处理器(SMP)和非一致性存储器访问(NUMA)体系结构。一般认为通过设计具有更多分层的计算机系统，即，具有更多互连的层并且每个互连具有更少的处理单元连接的计算机系统，可以获得更大的可伸缩性，以及因此更高的性能。然而，本专利技术认识到传统分层互连体系结构内的处理单元间的事务的通信延迟是对提高系统性能的重大妨碍，并且这种传统分层系统的通信延迟随着系统的大小而增加，相当大地减小了通过增大系统规模可以得到的性能收益。为了解决这些性能和可伸缩性问题，美国专利No.6,519,649介绍了一种可伸缩的非分层的分段互连体系结构，该体系结构改善了地址事务和关联的相关响应的通信延迟。虽然美国专利No.6,519,649的非分层的分段互连体系结构改善了地址和关联的相关消息的通信延迟，但是提供一种减小延迟并提高处理单元间数据通信效率的增强的数据互连和数据路由机制是有用的并且是所希望的。
技术实现思路
鉴于上述的说明，本专利技术提供了一种具有改进的数据互连和数据路由机制的数据处理系统。在一个实施例中，数据处理系统至少包括第一到第三处理单元、连接到所述多个处理单元的数据存储装置以及互连构架。所述互连构架至少包括将所述第一处理单元连接到所述第二处理单元的第一数据总线，以及将所述第三处理单元连接到所述第二处理单元的第二数据总线，从而所述第一和第三处理单元可以向所述第二处理单元传输数据业务。所述数据处理系统进一步包括连接所述第一和第三处理单元的控制通道。所述第一处理单元经由所述控制通道请求来自所述第三处理单元的批准，以便向所述第二处理单元传输数据通信，并且所述第三处理单元在经由所述控制通道传输的响应中批准或推迟所述数据通信的传输。本专利技术的数据互连和路由机制减小了数据通信延迟，并且支持基于处理器活动级别/业务的动态路由决定。此外，本专利技术的数据互连和路由机制实现了一种体系结构，所述体系结构支持与不断增加的处理器频率相称的通信频率的提高。在下面详细的书面说明中，本专利技术的上述以及其他目的、特征和优点将变得显而易见。附图说明在所附的权利要求书中说明了被认为是本专利技术的特性的新颖特征。然而，当结合附图阅读时，通过参考下面对示例性实施例的详细说明，可以最佳地理解专利技术本身及其优选使用模式、其他目的和优点，这些附图是图1是根据本专利技术的一个实施例的包括数据互连和数据路由机制的数据处理系统的高层方块图；图2是根据本专利技术的一个实施例的典型处理单元的更详细的方块图；图3是根据本专利技术的一个实施例的示例性数据通信情景的时序图；以及图4示出了一种根据本专利技术的一个实施例的典型数据通信格式。具体实施例方式现在参考附图，具体地说，参考图1，其中示出了根据本专利技术的一个实施例的具有数据互连和数据路由机制的多处理器数据处理系统8的高层方块图。本专利技术的数据互连和路由机制提供了高频率、低延迟、可伸缩的结构，该结构允许在多处理器数据处理系统内的多个处理单元之间高效地路由数据。如图所示，数据处理系统8包括用于处理指令和数据(通常在软件和/或固件的控制下)的多个处理单元(PU)10a-10h。优选地，各PU10(可以是同类的或异类的)被物理地布置在一个二(或更高)维阵列内，所述阵列包括两行或更多行(或系列)的PU10。即，PU10a-10d形成第一行(或第一系列)，并且PU10e-10h形成第二行(或第二系列)。尽管在所述第一行(包括PU10a-10d)中的每个PU10优选地在所述第二行(包括PU10e-10h)中具有相应的PU10，但是本专利技术并不要求这种对称。然而，如所示出的，各PU10的配对有利地允许两个或更多个PU10的每个这种处理“部”26被方便地包装在例如单个多芯片模块(MCM)内。这种包装允许通过连接所希望数目的处理部26来容易地构建各种不同规模的系统。为了提供对软件指令和/或数据的存储，一个或多个PU10可以被连接到一个或多个存储器12。例如，在所示出的实施例中，PU10a、10d、10e、和10h(并且可能是其他PU10)都经由单向8字节存储器请求总线14和单向16字节存储器数据总线16被连接到相应的存储器12。存储器12包括通常可以由某些或全部PU10访问的共享存储器区域。可以理解，本专利技术中可以可替代地采用其他的存储体系结构。经由一个或多个交换的、总线式的、混合的和/或其他在此处被总称为“互连构架”的互连结构，可以在各PU10之间传送数据访问请求、高速缓存管理命令、相关响应、数据以及其他信息。在图1中，经由地址和响应互连18在各PU10之间传送地址和相关响应业务，上面引用的美国专利No.6,519,649中详细披露了其优选的实施例，因此这里不再进一步说明。在另一方面，利用在图1中详细示出并且在下面说明的总线式数据互连体系结构在各PU10之间传递数据通信。如图所示，图1的数据互连包括用于各PU10的每个系列的分段数据通道。因此，例如，通过由第一组数据总线20形成的第一分段数据通道对包括PU10a-10d的PU的第一系列进行互连，并且通过由另一组数据总线20形成的第二分段数据通道对包括PU10e-10h的PU的第二系列进行互连。在一个优选实施例中，各数据总线20在图1中箭头指出的方向上是单向的且具有一致的数据带宽(例如8字节)，并且是总线并发式(bus-pumped)接口，该接口具有由各PU10内的时钟管理的公共传输频率。数据处理系统8的数据互连还包括将每个PU10连接到相邻行中对应的PU10(如果有)的双向总线式接口。例如，在所示出的实施例中，每个PU10通过两个单向数据总线24被连接到相邻行中对应的PU10，所述两个单向数据总线24优选地(但并不是必须)与数据总线20相同。各PU10之间的距离，以及因此数据总线20和24的长度优选地被保持为最小，以便支持高传输频率。数据处理系统8的数据互连还可以可选地包括一个或多个数据总线22，它们沿各PU10的所述阵列的一个或多个维度形成闭合的循环路径。例如，图1示出了一个实施例，其中数据总线22a将PU10d连接到PU10a，并且数据总线22b将PU10e连接到PU10h，为各PU10的每行形成了相应的闭合循环路径。当然，在其他实施例中，可以在各PU10的所述阵列的其他维度内可替代地或附加地形成(多个)闭合循环路径，例如，通过附加的“垂直”数据总线(未示出)而不是数据总线24将PU10a连接到PU10e。与数据总线20、24相比，使用数据总线22可以实现更高的通信频率，如果总线长度被最小化的话。因此，最小化数据总线22的长度通常是有利的，例如，以最小化PU10d、10h与PU10a、10e之间距离的柱面布局来物理地布置处理部26。如果对于其他的设计考虑来说，不可能或不希望采用柱面布局，则可以可替代地本文档来自技高网...
【技术保护点】
一种数据处理系统，包括： 至少包括第一到第三处理单元的多个处理单元； 连接到所述多个处理单元的数据存储装置； 互连构架，所述互连构架至少包括将所述第一处理单元连接到所述第二处理单元的第一数据总线，以及将所述第三处理单元连接到所述第二处理单元的第二数据总线，其中所述第一和第三处理单元经由所述第一和第二数据总线向所述第二处理单元传输数据业务；以及 连接所述第一和第三处理单元的控制通道，其中所述第一处理单元经由所述控制通道从所述第三处理单元请求批准，以便向所述第二处理单元传输数据通信，并且所述第三处理单元在经由所述控制通道传输的响应中批准或推迟所述数据通信的传输。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：RK阿里米利，J堂刘易斯，VE常，JB乔伊纳，
申请(专利权)人：RK阿里米利，J堂刘易斯，VE常，JB乔伊纳，
类型：发明
国别省市：US[美国]
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。