时钟同步电路制造技术

一种同步第一时钟信号（Φ↓［１］）和第二时钟信号（Φ↓［２］）的时钟同步电路，用于从第一功能模块（２）的数据传输，从由第一时钟信号（Φ↓［１］）在相对高的时钟频率（ｆ↓［Φ１］）同步的第一功能块（２）数据传输到由第二时钟信号（Φ↓［２］）在相对低的时钟频率（ｆ↓［Φ２］）同步的第二功能块（３），　　　　其中时钟同步电路（２４）包括：　　　　（ａ）取样单元（３０），为了产生取样值（Ｓ）和取样的第二时钟信号（Φ↓［２］）的边缘检测值（Ｅ），使用第一时钟信号（Φ↓［１］）取样第二时钟信号（Φ↓［２］）；　　　　（ｂ）逻辑电路（３８），使用第一时钟信号（Φ↓［１］）同步，从逻辑电路（３８）的输出（４２）在第一时钟信号（Φ↓［１］）的时间帧内输出产生的取样值（Ｓ）或产生的边缘检测值（Ｅ）作为重建的第二时钟信号（Φ↓［２］′），　　　　其中，在逻辑电路（３８）接收使能信号之前，在输出值（Ｓ，Ｅ）后复位逻辑电路（３８）的输出（４２），　　　　其中，如果在接收使能信号前产生的边缘检测值（Ｅ）是逻辑高，则逻辑电路（３８）产生边缘太早信号（ＥＴＥ），如果在产生的边缘检测值（Ｅ）是逻辑高前接收了使能信号，则产生边缘太迟信号（ＥＴＬ）；　　　　（ｃ）信号延迟电路（４４），使用第一时钟信号（Φ↓［１］）同步，基于边缘太早信号（ＥＴＥ）和边缘太迟信号（ＥＴＬ），用可变时间延迟（τ）延迟重建的第二时钟信号（Φ↓［２］′）。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及同步在不同时域中的功能块之间数据传输的两个时钟信号的时钟同步电路。
技术介绍
在许多情况中数字电路包含各种功能块，它们运行在不同的时域中并互相交换数据。在此情况中，由在不同时钟频率的时钟信号同步不同的功能块。如果逻辑功能块作用不同的时钟信号作为时间参考，必须保证从一个功能块到另一功能块传输的数据信号不误释。在芯片上提供各种不相关的时域有许多不同的原因。在许多应用中在整个芯片上时钟信号的信号发送是不可能的，因为时钟频率太高。各种时钟信号之间的随机相位差相比于频率有高的可变性。另一可能性是从外部数据流产生时钟信号。在完全不相关的时钟信号中，也有可变相关性的相关的时钟信号的情况。可变的相关性是典型的部分电路单元的动态频率缩放比例。读出由许多不同时域表现的各种选项是可能的，在G.Semeraro，G.Magklis，R.Balasubramonian，D.F.Albonesi，S.Dwarkadas和M.L.Scott，“使用有动态电压和频率换算的多时域的能量-有效的处理器设计”，8th InternationalSymposium on High-performace Computer Architecture，29-40页，2002年二月。在不同时域中的功能块之间数据传输的数据信号不能由常规的寄存器采样，因为寄存器的设置时间可由接收的数据信号破坏，在此情况中寄存器处在“亚稳的”状态。在此情况中，两个时域之间的相位差是不知道的。其原因可能是信号的变化太大或产生值的不精确度太高。亚稳态的寄存器产生不能允许的数据输出值，因为在电源电压和地电位之间输出电压维持在中间范围。这不能允许输出值在此后的栅极中可产生不能允许的数据，因此导致整个芯片中的其它设备产生故障。
技术实现思路
为此，已提出特殊设计的“同步”寄存器，这降低了亚稳的状态出现的可能性。此同步基本上包括两个级联，边缘触发的触发器。单级的同步寄存器在故障(MTBF)之间在任何情况中有太大的平均时间。对许多应用，使用有两个级联的，边缘触发的触发器的同步寄存器是可能的，因为在故障MTBF之间的平均时间可认为是适当的。在非常高的时钟频率，有时应用由两个级联，边缘触发的触发器组成，获得在故障MTBF之间足够高的平均时间。有更独立的同步寄存器，更缩短故障MTBF之间的连接平均时间。同步寄存器的提供在电路设计中是不确定性的恒定源。为了克服在不同时域中的功能块之间数据传输的不确定性，已经提出了各种技术提案，这能分为两组，即“握手技术”和排队技术。图1显示使用排队技术的数据传输的例子。电路使用FIFO寄存器在不同时域中的功能块之间数据传输。FIFO寄存器包括大量的存储器寄存器Ri。FIFO寄存器由第一时钟信号Φ1和第二时钟信号Φ2同步。数据在第一时钟信号Φ1的时钟频率写入FIFO寄存器，在第二时钟信号Φ2的时钟频率从FIFO寄存器读出数据。在说明的例子中，已写入的数据来自各种数据信道ki，这些信道是使用多路复用器由信道控制器选择的。为了通过各种数据信道ki进一步的数据传输，信道控制器也在FIFO寄存器输出方启动多路复用器。满指示器标志向第一时域中的功能块指出FIFO寄存器是满的，空指示器标志向第二时域中的功能块指出FIFO寄存器是空的。如果数据从在第一时域的数据信道ki传输到在第二时域中的各数据信道ki，可能发生“头线阻塞”(head of line blocking)。在此情况中，如果相应输出信道没有准备好，由信道阻塞了排队。解决在不同时域中的功能块之间同步问题的进一步的方法是握手信号交换式实现。此握手信号交换式实现的例子在US5291529中描述。图2显示有运行在不同时域的同步逻辑的两个功能块之间的握手信号交换式实现的原理。使用第一时钟信号Φ1同步“主方”，使用第二时钟信号Φ2同步从属单元。在此情况中两个时钟信号的时钟频率是不同的。为了传输数据，主方电路单元发送请求信号到从属单元。从属单元检测请求信号并执行请求。那么向主方返回确认信号，从属单元向主方指出任务已执行。作为说明的例子，因为主方单元和从属单元没有公共的时基，即，它们在不同的时钟频率由时钟信号同步，由于亚稳状态，这是保证在主方单元和从属单元之间交换的数据信号没有误释的基本原则。特别是从同步在高时钟频率的功能块，传输数据到同步在低时钟频率的功能块是关键性的，并只能使用常规的电路用复杂的方式获得。常规的握手信号交换式实现的特别问题是，由低时钟频率信号同步的功能块对来自由高时钟频率时钟信号同步的功能块的请求反应太滞后。因此本专利技术的目标是使用能保证运行在不同时域的数据的高可靠数据传输的小的电路复杂性提供时钟同步电路。有权利要求1规定的特征的时钟同步电路的方式，本专利技术达到此目标。本专利技术提供同步第一时钟信号(Φ1)和第二时钟信号(Φ2)的时钟同步电路，从由第一时钟信号(Φ1)在相对高的时钟频率(fΦ1)同步的第一功能块数据传输到由第二时钟信号(Φ2)在相对低的时钟频率(fΦ2)同步的第二功能块。其中时钟同步电路有取样单元，为了产生取样值(S)和取样的第二时钟信号(Φ2)的边缘检测值(E)，使用第一时钟信号(Φ1)取样第二时钟信号(Φ2)，逻辑电路，使用第一时钟信号(Φ1)同步，在逻辑电路的输出在第一时钟信号(Φ1)的时间帧输出产生的取样值(S)或边缘检测值(E)作为重建的第二时钟信号(Φ2′)，其中在输出值(S，E)后复位逻辑电路的输出，直到在逻辑电路接收使能(enable)信号，其中，如果在接收使能信号前产生的边缘检测值(E)是逻辑高，逻辑电路产生边缘太早(Edge-Too-Early)信号(ETE)，在如果在产生的边缘检测值(E)是逻辑高前接收使能信号，产生边缘太迟(Edge-Too-Late)信号(ETL)，信号延迟电路，使用第一时钟信号(Φ1)同步的，用基于边缘太早信号(ETE)和边缘太迟信号(ETL)的可变时间延迟(τ)延迟重建的第二时钟信号(Φ2′)。在一个优选的实例中，重建的第二时钟信号(Φ2′)启动由第一时钟信号(Φ1)同步的第一边缘触发的触发器，在数据传输缓冲器中缓冲由第一功能块输出的数据。在一个优选的实例中，第一边缘触发的触发器有由第二时钟信号(Φ2)同步的下游第二边缘触发的触发器，第二边缘触发的触发器发送在数据传输缓冲器中缓冲的数据到第二功能块。在本专利技术的时钟同步电路中的逻辑电路优选的取操作模式控制信号为，输出取样值(S)或边缘检测值(E)为重建的第二时钟信号(Φ2′)的基础。信号延迟电路优选的延迟重建的第二时钟信号(Φ2′)时间延迟(τ)，这是第一时钟信号(Φ1)的时钟周期(T1)的(N)倍，相乘因子(N)是边缘太早信号(ETE)和边缘太迟信号(ETL)的时间延迟传输函数。在此情况中，时间延迟传输函数优选的存储在信号延迟电路的传输函数逻辑单元中。传输函数逻辑单元优选的控制多路复用器，连接延迟元件链的输出之一到逻辑电路作为使能信号。在此情况中，延迟元件优选的由第一时钟信号(Φ1)同步。在本专利技术的时钟同步电路的一个优选的实例中，在信号延迟电路中的传输函数逻辑单元是可编程的。在本专利技术的时钟同步电路中的取样单元包括第一寄存器，包括两个串联连接的边缘触发的触发器，取样有第一时钟信号(Φ本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种同步第一时钟信号(Φ1)和第二时钟信号(Φ2)的时钟同步电路，用于从第一功能模块(2)的数据传输，从由第一时钟信号(Φ1)在相对高的时钟频率(fΦ1)同步的第一功能块(2)数据传输到由第二时钟信号(Φ2)在相对低的时钟频率(fΦ2)同步的第二功能块(3)，其中时钟同步电路(24)包括(a)取样单元(30)，为了产生取样值(S)和取样的第二时钟信号(Φ2)的边缘检测值(E)，使用第一时钟信号(Φ1)取样第二时钟信号(Φ2)；(b)逻辑电路(38)，使用第一时钟信号(Φ1)同步，从逻辑电路(38)的输出(42)在第一时钟信号(Φ1)的时间帧内输出产生的取样值(S)或产生的边缘检测值(E)作为重建的第二时钟信号(Φ2′)，其中，在逻辑电路(38)接收使能信号之前，在输出值(S，E)后复位逻辑电路(38)的输出(42)，其中，如果在接收使能信号前产生的边缘检测值(E)是逻辑高，则逻辑电路(38)产生边缘太早信号(ETE)，如果在产生的边缘检测值(E)是逻辑高前接收了使能信号，则产生边缘太迟信号(ETL)；(c)信号延迟电路(44)，使用第一时钟信号(Φ1)同步，基于边缘太早信号(ETE)和边缘太迟信号(ETL)，用可变时间延迟(τ)延迟重建的第二时钟信号(Φ2′)。2.根据权利要求1所述的时钟同步电路，其特征在于重建的第二时钟信号(Φ2′)启动数据传输缓冲器(6)中由第一时钟信号(Φ1)同步的第一边缘触发的触发器(7)，用于缓冲由第一功能块(2)输出的数据。3.根据权利要求2所述的时钟同步电路，其特征在于第一边缘触发的触发器(7)具有数据传输缓冲器(6)中由第二时钟信号(Φ2)同步的下游的第二边缘触发的触发器(8)，此第二边缘触发的触发器发送缓冲的数据到第二功能块(3)。4.根据权利要求1所述的时钟同步电路，其特征在于逻辑电路(38)提取操作模式控制信号作为基础，用于输出样本或边缘检测...

【专利技术属性】
技术研发人员：洛伦佐·迪格雷戈里奥，
申请(专利权)人：印芬龙科技股份有限公司，
类型：发明
国别省市：