系统时钟分配装置和系统时钟分配方法制造方法及图纸

系统时钟分配装置和系统时钟分配方法。提供了一种系统时钟分配装置和系统时钟分配方法，用于低成本地减小系统时钟和同步信号的时滞。这种系统时钟分配装置利用同步信号来匹配数据定时，其包括：生成周期性同步信号的振荡器（１）；ＰＬＬ（２）；存储数据的存储器；利用存储在存储器中的数据执行计算处理的至少一个ＣＰＵ（１３）；对从ＣＰＵ（１３）到存储器的访问进行控制的至少一个ＭＡＣ（１４）；以及至少一个ＮＢ（１２），其生成频率是该同步信号整数倍的系统时钟，并根据通过该系统时钟的操作对ＣＰＵ（１３）和ＭＡＣ（１４）进行控制。

【技术实现步骤摘要】

本专利技术涉及，用于对多处理器系统中的用于数据传输的时钟生成进行控制。
技术介绍
在近年来的服务器系统中，多处理器服务器系统已经发展到了先进水平，并且存在向更大规模系统发展的趋势。在该多处理系统中，要求IO系统之外的数据传输具有高吞吐量和低等待时间，以提高计算处理速度。鉴于这一要求，关键的是不使用在近年的高速IO中一般使用的串行传输，而是将大量单位数据并行传输，并使发送侧芯片和接收侧芯片在一定范围内同步地传输数据。下面将描述用于在芯片间进行数据传输的芯片间数据传输单元。图4是表示该芯片间数据传输单元的结构的一个示例的方框图。该芯片间数据传输单元具有发送侧芯片130和接收侧芯片140。该接收侧芯片140具有数据写入单元141、环形缓冲器142、和数据读取单元143。将相同系统时钟和同步信号从外部单元提供给发送侧芯片130和接收侧芯片140。发送侧芯片130将所输入的系统时钟作为写入时钟发送给接收侧芯片140，相对于系统时钟对所输入的同步信号和传输数据进行锁存，并将所输入的同步信号和传输数据发送到接收侧芯片140。数据写入单元141以写入时钟的定时将来自发送侧芯片130的数据写入环形缓冲器142中。数据写入单元141根据来自发送侧芯片130的由写入时钟锁存的同步信号，重置用于指定写入位置的写指针，并指示环形缓冲器142。数据读取单元143以系统时钟的定时读出环形缓冲器142的数据。数据读取单元143根据来自外部单元的由系统时钟锁存的同步信号重置用于指定读取位置的读指针，并指示环形缓冲器142。根据上述芯片间数据传输单元，可以通过从发送侧芯片130向接收侧芯片140发送写入时钟以及同步信号和数据来进行准确的写入，并且可以通过从外部单元向发送侧芯片130和接收侧芯片140发送系统时钟和同步信号来进行准确的读取。接下来将描述在将上述芯片间数据传输单元应用于多处理器系统的情况下，系统时钟和同步信号对于各基板上的各个芯片的分配。图5是表示传统多处理器系统中的系统时钟分配装置的结构示例的方框图。图5只表示与时钟和同步信号相关的连接。该系统时钟分配装置具有振荡器1、PLL(锁相环)102、时钟分配器103、多个系统板104、纵横开关板(crossbar board)105和背板6。由PLL 102根据从振荡器1生成的信号生成系统时钟(周期T)和同步信号(周期nT)，并将它们从时钟分配器103经过背板6分配到系统板104和纵横开关板105。图6是表示传统系统板的结构示例的方框图。图6只表示了与时钟和同步信号相关的连接。系统板104具有时钟调整器111、NB(北桥northbridge)112、多个CPU(中央处理单元)113和多个MAC(存储器访问控制器)114。时钟调整器111从时钟分配器103接收系统时钟和同步信号，利用同步信号调整系统时钟的延时、并将系统时钟和同步信号分配到NB 112和多个MAC 114。NB 112控制与CPU 113、MAC 114和其它NB的通信，并将从时钟调整器111接收的系统时钟和同步信号分配到CPU 113。CPU 113访问与各MAC 114相连的存储器(未示出)，并执行计算处理。MAC 114控制从CPU 113到存储器的访问。图7是表示传统纵横开关板的结构示例的方框图。图7只表示了与时钟和同步信号相关的连接。纵横开关板105具有时钟调整器121和多个XB(纵横开关(Cross Bar))122。时钟调整器121从时钟分配器103接收系统时钟和同步信号，利用该同步信号调整系统时钟的延时，并将系统时钟和同步信号分配到多个XB 122。该XB 122连接在NB 112之间。在如上所述的从时钟分配器103同步发送系统时钟和同步信号的系统中，当时滞(系统时钟和同步信号中的延时偏差)增加时，不能执行正常操作。因此，首先使从时钟分配器103到各个芯片的导线长度相等。因为存在元件、基板等的不均匀性，所以难于仅通过使长度相等来抑制高频时钟的时滞。如果系统时钟频率较低，则缩小时滞较易，然而系统时钟是服务器的中央时钟，因此需要高频。从而，为了进一步缩小时滞，各基板上的时钟调整器111和121通过在来自外部的各条路径处、对于系统时钟和同步信号进行延迟量设置来调整延时。作为与本专利技术相关的传统技术，例如，已知有下文所示的专利参考文献1。该时钟供应系统利用从外部源提供的全局时钟而不是基板上的局部时钟来操作基板中的LSI。即使当全局时钟由于事故而切断时，或者在进行单个基板测试时，该基板也可以工作。日本特开平9-233060号公报(3-5页，图1)。然而，由于要求时钟调整器111、121以与其它芯片相同的速度运转，并且其为特定用途芯片，所以该装置的制造成本变得非常高。此外，由于需要外部调整各条路径的延时，所以工时变得非常大。因此，即使将时滞抑制到一定程度，其成本缺点仍很严重。此外，即使执行了调整，该调整也可能未落入可调范围内，这导致直行率(go-through rate)下降。
技术实现思路
提出本专利技术以解决上述问题，并且本专利技术的目的是提供一种，用于低成本地缩短系统时钟和同步信号的时滞。为了解决以上问题，根据本专利技术一方面的系统时钟分配装置，用于利用同步信号来匹配数据定时，其包括同步信号发生器，其生成周期性同步信号；存储器，其存储数据；至少一个处理器，其利用存储在存储器中的数据执行计算处理；至少一个存储器访问控制器，其控制从处理器到存储器的访问；以及至少一个控制器，其根据同步信号生成频率是同步信号整数倍的内部时钟，并根据该内部时钟的操作来控制处理器和存储器访问控制器。根据本专利技术的系统时钟分配装置，其中所述控制器还将所述同步信号输出到所述处理器，并且所述处理器根据来自所述控制器的同步信号生成频率是所述同步信号整数倍的内部时钟，并通过该内部时钟执行操作。根据本专利技术的系统时钟分配装置，其中所述存储器访问控制器根据所述同步信号生成频率是所述同步信号整数倍的内部时钟，并通过该内部时钟执行操作。根据本专利技术的系统时钟分配装置还包括至少一个纵横单元(crossbar)，其根据同步信号生成频率是同步信号整数倍的内部时钟，并根据内部时钟的操作对多个控制器之间的通信进行控制。根据本专利技术另一方面的多处理器系统控制器包括内部时钟发生器，其根据外部时钟生成频率是外部时钟整数倍的内部时钟；以及多处理器系统控制器，其根据该内部时钟的操作对外部处理器和外部存储器访问控制器进行控制。根据本专利技术另一方面的存储器访问控制器包括内部时钟发生器，其根据外部时钟生成频率是外部时钟整数倍的内部时钟；和处理器，其根据该内部时钟的操作，使用存储在外部存储器中的数据执行计算处理。根据本专利技术另一方面的存储器访问控制器包括内部时钟发生器，其根据外部时钟生成频率是外部时钟整数倍的内部时钟；以及，存储器访问处理器，其根据该内部时钟的操作，控制对外部存储器的访问。根据本专利技术另一方面的纵横单元包括内部时钟发生器，其根据外部时钟生成频率是外部时钟整数倍的内部时钟；以及，纵横单元处理器，其根据该内部时钟的操作对多个多处理器系统控制器之间的通信进行控制。根据本专利技术另一方面的系统时钟分配方法，用于利用同步信号来匹配数据定时，其包括同步信号发生步骤，生成周期性的同步信号；存储步骤本文档来自技高网...

【技术保护点】
一种系统时钟分配装置，用于利用同步信号来匹配数据定时，其包括：同步信号发生器，其生成周期性同步信号；存储器，其存储数据；至少一个处理器，其利用存储在所述存储器中的数据来执行计算处理；至少一个存储器访问控制器，其控制从所述处理器到所述存储器的访问；以及至少一个控制器，其根据所述同步信号生成频率是所述同步信号整数倍的内部时钟，并根据所述内部时钟的操作来控制所述处理器和所述存储器访问控制器。

【技术特征摘要】
JP 2005-1-12 JP2005-0046621.一种系统时钟分配装置，用于利用同步信号来匹配数据定时，其包括同步信号发生器，其生成周期性同步信号；存储器，其存储数据；至少一个处理器，其利用存储在所述存储器中的数据来执行计算处理；至少一个存储器访问控制器，其控制从所述处理器到所述存储器的访问；以及至少一个控制器，其根据所述同步信号生成频率是所述同步信号整数倍的内部时钟，并根据所述内部时钟的操作来控制所述处理器和所述存储器访问控制器。2.根据权利要求1所述的系统时钟分配装置，其中所述控制器还将所述同步信号输出到所述处理器，并且所述处理器根据来自所述控制器的所述同步信号生成频率是所述同步信号整数倍的内部时钟，并通过所述内部时钟执行操作。3.根据权利要求1所述的系统时钟分配装置，其中所述存储器访问控制器根据所述同步信号生成频率是所述同步信号整数倍的内部时钟，并通过所述内部时钟执行操作。4.根据权利要求1所述的系统时钟分配装置，还包括至少一个纵横单元，其根据所述同步信号生成频率是所述同步信号整数倍的内部时钟，并根据所述内部时钟的操作对多个控制器之间的通信进行控制。5.一种多处理器系统控制器，包括内部时钟发生器，其根据外部时钟生成频率是所述外部时钟整数倍的内部时钟，以及多处理器系统控制器，其根据所述内部时钟的操作对外部处理器和外部存储器访问控制器进行控制。6.一种CPU，包括内部时钟发生器，其根据外部时钟生成频率是所述外部时钟整数倍的内部时钟；以及处理器，其根据所述内部时钟的操作，使用存储在外部存储器中的数据来执行...

【专利技术属性】
技术研发人员：内田信男，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]