半导体存储器件及其制造方法技术

一种半导体存储器件，包括：三维结构的存储单元阵列，包括沿第一水平方向、第二水平方向和竖直方向重复地布置在衬底上的多个存储单元，第一水平方向和第二水平方向与衬底的主表面平行并且彼此交叉，竖直方向垂直于该主表面；其中，多个存储单元的每个存储单元包括三个晶体管。一种制造半导体存储器件的方法，包括：在衬底上沿竖直方向同时形成布置成行的多个存储单元，其中，多个存储单元中的每个存储单元包括三个晶体管。

【技术实现步骤摘要】
半导体存储器件及其制造方法相关申请的交叉引用本申请要求于2019年11月22日向韩国知识产权局提交的韩国专利申请No.10-2019-0151615的权益，其全部公开内容通过引用一并于此。
本专利技术构思涉及一种半导体存储器件和/或制造该半导体存储器件的方法，更具体地，涉及一种包括三维地布置的多个存储单元的半导体存储器件和/或制造该半导体存储器件的方法。
技术介绍
在包括诸如动态随机存取存储(DRAM)单元之类的一个晶体管、一个电容器(1T1C)存储单元(每个存储单元包括一个晶体管和一个电容器)的普通半导体存储器件中，由于读取数据是以通过经由位线释放存储在电容器中的电荷来测量电压改变的方法执行的，因此电容器的静态电容应保持大于特定值。由于电子技术的发展，例如半导体器件的规模缩小已经取得了迅速的进步。相应地，由于追求存储单元的小型化，因此可能难以在1T1C存储单元中确保必要的静态电容，因此，可靠性维护会例如由于位线之间的耦合电容分量而受限。相应地，致力于开发一种半导体存储器件，其中，半导体存储器件具有一种结构，该结构促进存储单元的小型化和高度集成，而不受电容器的静态电容和/或位线之间的耦合电容分量的约束。
技术实现思路
本专利技术构思提供了一种半导体存储器件，具有促进存储单元的小型化和/或高度集成而不受电容器的静态电容或位线之间的耦合电容分量约束的结构。本专利技术构思提供了一种制造方法，例如，一种通过使用简化的工艺制造半导体存储器件的方法，该半导体存储器件具有促进存储单元的小型化和/或高度集成而不受电容器的静态电容或位线之间的耦合电容分量约束的结构。根据本专利技术构思的一些示例实施例，提供了一种存储器件，包括三维结构的存储单元阵列，该存储单元阵列包括在衬底上的多个存储单元，多个存储单元沿第一水平方向、第二水平方向和竖直方向重复地布置，第一水平方向和第二水平方向与衬底的主表面平行，第一水平方向与第二水平方向交叉，竖直方向垂直于主表面。多个存储单元中的每个存储单元包括三个晶体管。根据本专利技术构思的一些示例实施例，提供了一种存储器件，包括三维结构的存储单元阵列，该存储单元阵列包括沿第一水平方向、第二水平方向和竖直方向重复地布置在衬底上的多个存储单元，第一水平方向和第二水平方向与衬底的主表面平行并且彼此交叉，竖直方向垂直于主表面。多个存储单元中的每个存储单元包括：第一晶体管，包括第一沟道区和存储栅极；第二晶体管，包括第二沟道区和读取字线的一部分；以及第三晶体管，包括第三沟道区和写入字线的一部分。第一沟道区和第二沟道区各自的沿沟道长度方向的轴沿着与第一水平方向平行的第一直线，第三沟道区的沿沟道长度方向的轴与第一水平方向平行并且沿着与第一直线分开的第二直线。根据本专利技术构思的一些示例实施例，提供了一种存储器件，包括三维结构的存储单元阵列，该存储单元阵列包括在衬底上并且沿第一水平方向、第二水平方向和竖直方向重复地布置的多个存储单元，第一水平方向和第二水平方向与衬底的主表面平行并且彼此交叉，竖直方向垂直于衬底的主表面。存储单元阵列包括：多条位线，在衬底上沿第二水平方向延伸并且在竖直方向上彼此分开；以及多条读取字线和多条写入字线，沿竖直方向彼此平行地延伸，多条读取字线在第二水平方向上与多条写入字线分开。多个存储单元中沿第二水平方向成行的存储单元共享从多条位线中选择的一条位线，多个存储单元中沿竖直方向成行的存储单元共享从多条读取字线和多条写入字线中分别选择的一条读取字线和一条写入字线。根据本专利技术构思的一些示例实施例，提供了一种制造半导体器件的方法，该方法包括在衬底上沿竖直方向同时形成多个存储单元，多个存储单元布置成行，其中，多个存储单元中的每个存储单元包括三个晶体管。根据本专利技术构思的一些示例实施例，提供了一种制造半导体器件的方法，该方法包括：在衬底上交替地堆叠多个导电层和多个中间绝缘层；形成包括第一线区和第二线区的单元图案，第一线区和第二线区沿第一水平方向延伸并且彼此平行，形成单元图案包括去除多个导电层和多个中间绝缘层中每一个的一部分；以及用构成三个晶体管的三个沟道区替换第一线区和第二线区中包括的多个导电层中每个导电层的一些区域。根据本专利技术构思的一些示例实施例，提供了一种制造半导体器件的方法，该方法包括：在衬底上交替地堆叠多个导电层和多个中间绝缘层；形成包括第一线区和第二线区的单元图案，第一线区和第二线区沿第一水平方向延伸，第一线区和第二线区彼此平行，形成单元图案包括去除多个导电层和多个中间绝缘层中每一个的一部分；在多个导电层的每个导电层中，用第一沟道区、第二沟道区和第三沟道区替换第一线区和第二线区中包括的一些区域；形成在竖直方向上沿单元图案的第一侧壁延伸并且面对第二沟道区的读取字线；形成在竖直方向上沿单元图案的第二侧壁延伸并且面对第三沟道区的写入字线；以及在多个导电层的每个导电层中，用存储栅极替换导电层的面对第一沟道区的部分。附图说明通过以下结合附图的详细描述，将更清楚地理解本专利技术构思的示例实施例，附图中：图1A是示出根据本专利技术构思示例实施例的半导体存储器件的存储单元阵列的电路配置的电路图，图1B是图1A所示的存储单元的电路图；图2A是示出根据本专利技术构思的一些示例实施例的半导体存储器件的一些组件的透视图，图2B是示出图2A中的虚线区CX1中包括的一个存储单元的一些组件的透视图；图3A是根据本专利技术构思的一些示例实施例的半导体存储器件的一些组件的透视图，图3B是图3A中的第一层面上的平面视图；图4是根据本专利技术构思的一些示例实施例的半导体存储器件的透视图；图5A是根据本专利技术构思的一些示例实施例的半导体存储器件的某一区域的透视图，图5B是图5A的第一层面上的平面视图；图6A是示出根据本专利技术构思的一些示例实施例的半导体存储器件的一些组件的透视图，图6B是示出图6A中的虚线区CX3中包括的一个存储单元的一些组件的透视图；图7至图10是根据本专利技术构思的一些示例实施例的用于描述半导体存储器件的透视图；图11A是根据本专利技术构思的一些示例实施例的半导体存储器件的某一区域的透视图，图11B是图11A中的第一层面上的平面视图；图12A是示出根据本专利技术构思的一些示例实施例的半导体存储器件的存储单元阵列的电路配置的电路图，图12B是图12A所示的存储单元的电路图；图13是示出根据本专利技术构思的一些示例实施例的半导体存储器件的一些组件的透视图；图14A是根据本专利技术构思的一些示例实施例的半导体存储器件的某一区域的透视图，图14B是图14A中的第一层面上的平面视图；图15是示出根据本专利技术构思的一些示例实施例的半导体存储器件的一些组件的透视图；图16A是根据本专利技术构思的一些示例实施例的半导体存储器件的某一区域的透视图，图16B是图16A中的第一层面上的平面视图；图17至图19各自是示出根据本专利技术构思的一些示例实施例的半导体存储器件的一些组件的透视图；图20是示出根据本专利技术构思的一些示例实施例的本文档来自技高网...

【技术保护点】
1.一种半导体存储器件，包括：/n三维结构的存储单元阵列，所述存储单元阵列包括在衬底上的多个存储单元，所述多个存储单元沿第一水平方向、第二水平方向和竖直方向重复地布置，所述第一水平方向和所述第二水平方向与所述衬底的主表面平行，所述第一水平方向与所述第二水平方向交叉，所述竖直方向垂直于所述主表面，/n其中，所述多个存储单元中的每个存储单元包括三个晶体管。/n

【技术特征摘要】
20191122 KR 10-2019-01516151.一种半导体存储器件，包括：
三维结构的存储单元阵列，所述存储单元阵列包括在衬底上的多个存储单元，所述多个存储单元沿第一水平方向、第二水平方向和竖直方向重复地布置，所述第一水平方向和所述第二水平方向与所述衬底的主表面平行，所述第一水平方向与所述第二水平方向交叉，所述竖直方向垂直于所述主表面，
其中，所述多个存储单元中的每个存储单元包括三个晶体管。


2.根据权利要求1所述的器件，其中，所述三个晶体管中的每个晶体管具有沿与所述第一水平方向平行的沟道长度方向的轴，并且，
在所述多个存储单元中，沿所述第二水平方向彼此相邻的两个存储单元具有关于沿所述第一水平方向的假想直线的镜面对称形状。


3.根据权利要求1所述的器件，其中，所述存储单元阵列还包括位线和公共板，所述位线和所述公共板在所述衬底上沿所述第二水平方向延伸，并且，
在所述多个存储单元中，沿所述第一水平方向彼此相邻的两个存储单元具有关于所述位线和所述公共板之一的镜面对称形状。


4.根据权利要求1所述的器件，其中，所述存储单元阵列包括在所述衬底上的位线，所述位线沿所述第二水平方向延伸，并且
所述多个存储单元中沿所述第二水平方向布置成行的存储单元共享所述位线。


5.根据权利要求1所述的器件，其中，所述多个存储单元包括读取字线的一部分和写入字线的一部分，所述读取字线和所述写入字线在所述第二水平方向上彼此分开并且沿所述竖直方向延伸，并且
所述多个存储单元中沿所述竖直方向布置成行的存储单元共享所述读取字线和所述写入字线。


6.一种半导体存储器件，包括：
三维结构的存储单元阵列，所述存储单元阵列包括沿第一水平方向、第二水平方向和竖直方向重复地布置在衬底上的多个存储单元，所述第一水平方向和所述第二水平方向与所述衬底的主表面平行并且彼此交叉，所述竖直方向垂直于所述主表面，
其中，所述多个存储单元中的每个存储单元包括：
第一晶体管，包括第一沟道区和存储栅极；
第二晶体管，包括第二沟道区和读取字线的一部分；以及
第三晶体管，包括第三沟道区和写入字线的一部分；
其中，所述第一沟道区和所述第二沟道区各自的沿沟道长度方向的轴沿着与所述第一水平方向平行的第一直线，所述第三沟道区的沿沟道长度方向的轴与所述第一水平方向平行并且沿着与所述第一直线分开的第二直线。


7.根据权利要求6所述的器件，还包括：
在所述衬底上沿所述第二水平方向延伸的位线，
其中，所述第一晶体管包括沿所述第一直线的一对第一源极/漏极区，
所述第二晶体管在所述位线与所述一对第一源极/漏极区中的一个第一源极/漏极区之间，并且
所述第三晶体管在所述位线与所述存储栅极之间。


8.根据权利要求6所述的器件，其中，所述读取字线和所述写入字线沿所述竖直方向延伸，并且
所述多个存储单元中沿所述竖直方向布置成行的存储单元共享一条读取字线和一条写入字线。


9.根据权利要求6所述的器件，其中，所述存储单元阵列还包括位线和公共板，所述位线和所述公共板在所述衬底上并且沿所述第二水平方向延伸，
其中，所述公共板与所述位线分开，并且第一存储单元组介于所述公共板与所述位线之间，所述第一存储单元组包括沿所述第二水平方向布置成行的存储单元，并且，
在所述第一存储单元组中包括的每个存储单元中，所述第一晶体管中包括的一对第一源极/漏极区中的一个第一源极/漏极区连接到所述公共板，所述第二晶体管中包括的一对第二源极/漏极区中的一个第二源极/漏极区和所述第三晶体管中包括的一对第三源极/漏极区中的一个第三源极/漏极区连接到所述位线。

【专利技术属性】
技术研发人员：李玟洙，李基硕，宋宇彬，赵珉熙，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR