半导体器件及其制造方法技术

提供了半导体器件及其制造方法，其中，利用集成扇出工艺将多个集成无源器件集成在一起，以形成具有更小覆盖区的更大器件。在具体实施例中，多个集成无源器件是电容器，一旦堆叠在一起，可以用来提供比可以获得类似覆盖区的任何单个无源器件更大的总电容。

【技术实现步骤摘要】
半导体器件及其制造方法
本申请的实施例涉及半导体器件及其制造方法。
技术介绍
由于各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体工业经历了快速增长。大多数情况下，集成密度的改进来自最小部件尺寸的迭代减小，从而可以将更多组件集成至给定区域中。随着对缩小电子器件的需求的增长，已经出现了对更小且更具创造性的半导体管芯封装技术的需求。这种封装系统的实例是叠层封装(PoP)技术。在PoP器件中，顶部半导体封装件堆叠在底部半导体封装件的顶部，以提供高水平的集成度和组件密度。PoP技术通常可以在印刷电路板(PCB)上生产具有增强的功能和小的覆盖区的半导体器件。
技术实现思路
本申请的实施例提供了一种半导体器件，包括：第一集成无源器件(IPD)；第一模塑料，密封所述第一集成无源器件；再分布结构，位于所述第一集成无源器件上方并且电连接至所述第一集成无源器件；第二集成无源器件，位于所述再分布结构的与所述第一集成无源器件相对的侧上，其中，所述第二集成无源器件通过所述再分布结构电连接至所述第一集成无源器件；以及第二模塑料，密封所述第二集成无源器件。本申请的另一些实施例提供了一种半导体器件，包括：第一再分布结构；第一功能管芯，接合至所述第一再分布结构；以及第一集成无源器件堆叠件，接合至所述第一再分布结构，所述第一集成无源器件堆叠件包括：第二再分布结构；第一集成无源器件，位于所述第二再分布结构上方；第三再分布结构，位于所述第一集成无源器件上方，所述第三再分布结构通过第一通孔连接至所述第二再分布结构；以及第二集成无源器件，位于所述第三再分布结构上方。本申请的又一些实施例提供了一种制造半导体器件的方法，所述方法包括：在载体晶圆上方形成第一再分布结构；在所述第一再分布结构上方形成通孔；将第一集成无源器件放置在与所述通孔相邻的所述第一再分布结构上；用密封剂密封所述第一集成无源器件和所述通孔；在所述密封剂上方形成与所述通孔电连接的第二再分布结构；以及将第二集成无源器件放置在所述第二再分布结构上并且与所述通孔电连接。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1示出了根据一些实施例的再分布结构的形成。图2A至图2C示出了根据一些实施例的第一集成无源器件的放置。图3示出了根据一些实施例的第一集成无源器件的密封。图4示出了根据一些实施例的另一再分布结构的形成。图5A至图5B示出了根据一些实施例的集成无源器件堆叠件的形成。图6示出了根据一些实施例的集成无源器件堆叠件在另一再分布结构上的布置。图7示出了根据一些实施例的再分布结构至衬底的连接。图8示出了根据一些实施例的使用面对背配置的集成无源器件堆叠件。图9A至图9C示出了根据一些实施例的多连接通孔。图10A至图10B示出了根据一些实施例的三层集成无源器件堆叠件。图11示出了根据一些实施例的五层集成无源器件堆叠件。图12示出了根据一些实施例的集成无源器件堆叠件的顶视图。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中描述的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。图1至图5B示出了根据一些实施例的在形成第一集成无源器件(IPD)堆叠件500(在图1中未完整示出，但在图5A中示出)的工艺期间的中间步骤的截面图。示出了可以与第二封装区域(未单独示出)相邻的第一封装区域100A，并且封装一个或多个第一IPD管芯50A以在封装区域中的每个(例如，第一封装区域100A和第二封装区域)中形成集成电路封装件。集成电路封装件也可以被称为集成扇出(InFO)封装件。在图1中，提供载体衬底102，并且在载体衬底102上形成释放层104。载体衬底102可以是玻璃载体衬底、陶瓷载体衬底等。载体衬底102可以是晶圆，从而使得可以同时在载体衬底102上形成多个封装件。释放层104可以由基于聚合物的材料形成，其可以与载体衬底102一起从在随后的步骤中形成的上面的结构(例如，背侧再分布结构106)中去除。在一些实施例中，释放层104是诸如光热转换(LTHC)释放涂层的基于环氧的热释放材料，该材料在加热时失去其粘合性。在其它实施例中，释放层104可以是紫外(UV)胶，当暴露于UV光时失去其粘合性。释放层104可以以液体的形式分配并且被固化，可以是层压在载体衬底102上的层压膜，或可以是类似的。释放层104的顶面可以是齐平的并且可以具有高度的共面性。图1还示出了可以在释放层104上形成背侧再分布结构106。在所示的实施例中，背侧再分布结构106包括介电层108、一个或多个金属化图案110(有时称为再分布层或再分布线)以及一个或多个介电层112。背侧再分布结构106是可选的。在一些实施例中，代替背侧再分布结构106，在释放层104上形成没有金属化图案的介电层。介电层108可以形成在释放层104上。介电层108的底面可以与释放层104的顶面接触。在一些实施例中，介电层108由聚合物(诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等)形成。在其它实施例中，介电层108由氮化物，诸如氮化硅；氧化物，诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等；或等形成。介电层108可以通过任何可接受的沉积工艺(诸如旋涂、CVD、层压等或它们的组合)形成。金属化图案110可以形成在介电层108上。作为形成金属化图案110的实例，在介电层108上方形成晶种层。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。可以使用例如物理汽相沉积(PVD)等形成晶种层。之后，在晶种层上形成并且图案化光刻胶。光刻胶可以通过旋涂等形成，并且可以暴露于光以用于图案化。光刻胶的图案对应于金属化图案110。图案化形成穿过光刻胶的开本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n第一集成无源器件(IPD)；/n第一模塑料，密封所述第一集成无源器件；/n再分布结构，位于所述第一集成无源器件上方并且电连接至所述第一集成无源器件；/n第二集成无源器件，位于所述再分布结构的与所述第一集成无源器件相对的侧上，其中，所述第二集成无源器件通过所述再分布结构电连接至所述第一集成无源器件；以及/n第二模塑料，密封所述第二集成无源器件。/n

【技术特征摘要】
20191122 US 62/939,147;20200612 US 16/900,1741.一种半导体器件，包括：
第一集成无源器件(IPD)；
第一模塑料，密封所述第一集成无源器件；
再分布结构，位于所述第一集成无源器件上方并且电连接至所述第一集成无源器件；
第二集成无源器件，位于所述再分布结构的与所述第一集成无源器件相对的侧上，其中，所述第二集成无源器件通过所述再分布结构电连接至所述第一集成无源器件；以及
第二模塑料，密封所述第二集成无源器件。


2.根据权利要求1所述的半导体器件，其中，所述第一集成无源器件的面面向所述第二集成无源器件的面。


3.根据权利要求1所述的半导体器件，其中，所述第一集成无源器件的面面向所述第二集成无源器件的背。


4.根据权利要求1所述的半导体器件，还包括延伸穿过所述第一模塑料的导电通孔。


5.根据权利要求1所述的半导体器件，还包括延伸穿过所述第一模塑料的导电部件，其中，所述导电部件包括：
导电通孔；以及
焊料区域，位于所述导电通孔上。


6.根据权利要求1所述的半导体器件，其中，所述第一集成无源器件通过铜柱电连接至所述再分布结构...

【专利技术属性】
技术研发人员：郑心圃，庄博尧，陈硕懋，许峯诚，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71