存储器管理装置以及存储器装置制造方法及图纸

本发明专利技术提供存储器管理装置以及存储器装置。该存储器管理装置管理具有多个块，构成为能够以其各块为单位清除数据的非易失性半导体存储器，具备：在有对于上述非易失性半导体存储器的数据的清除请求时，在包括上述清除请求的清除对象的数据的块中，设定上述清除对象的数据的地址范围的设定单元、在有对于上述非易失性半导体存储器的数据的读出请求时，在依据上述读出请求的读出对象的地址范围包含于由上述设定单元设定的地址范围中的情况下，进行作为上述读出对象的数据输出初始值数据的控制的控制单元。

【技术实现步骤摘要】

本专利技术涉及具备非易失性存储器的存储器管理装置以及存储器装置。
技术介绍
以往，在作为非易失性存储器一种的NAND闪速存储器对于已经发生数据写入的块发生重写时，需要把要在该理应重写的块中的被重写的数据以外的数据写入到其它物理块中的处理，因此需要很多的处理时间。为了去除这样的原本应该写入的数据以外的写入处理，例如，像在特开2003-280822号公报中公开的那样，有对于一个虚拟块，使多个物理块与其相对应的方式。在该方式中，有根据清除命令，通过进行取消虚拟块与物理块的对应的处理，缩短在数据清除时花费的处理时间的技术。在上述的使用了NAND闪速存储器装置即存储卡中，在该存储卡之一的SD存储卡(登录商标)的推荐文件系统中即FAT(文件分配表)文件系统中，在至1GB的容量中，分组尺寸是16K字节。在存储卡中，由于用分组单位分配读和写文件的尺寸，因此大多情况下主设备向存储卡发行的清除的最小单位相同，指定为16K字节。另外，发行到存储卡的清除命令大都是在该存储卡的格式化时。主设备根据清除命令，对主引导记录(Master Boot Record)进行读入，把存储卡中的地址增加为16KB的同时，顺序清除16KB范围的数据这样的控制。原本NAND闪速存储器的物理块尺寸大多是16K字节，该尺寸与前面所示的分组尺寸相同。然而，为了减小NAND闪速存储器的芯片尺寸，NAND闪速存储器的物理块尺寸正在逐渐增大为32K字节、128K字节、256K字节、......。为此，在NAND闪速存储器的物理块尺寸是256K字节而且在分组尺寸是16KB的情况下，在要清除NAND闪速存储器的物理块中的16KB范围的数据时，由于在NAND闪速存储器中不能够进行数据的覆盖，因此在该NAND闪速存储器中，需要准备其它的物理块，对于作为物理块尺寸的256K字节中的16KB清除范围以外的数据进行复制。从而，在进行NAND闪速存储器中的一部分数据清除的情况下，其处理时间没有成为与清除尺寸相称的程度，始终需要一定的处理时间。
技术实现思路
依据本专利技术一个实施形态的存储器管理装置管理具有多个块，构成为能够以其各个块作为清除单位清除数据的非易失性半导体存储器，具备在具有对于上述非易失性半导体存储器的数据清除请求时，在包括上述清除请求的清除对象的数据在内的块中，设定上述清除对象的数据的地址范围的设定单元、在具有对于上述非易失性半导体存储器的数据的读出请求时，在依据上述读出请求的读出对象的地址范围包含于由上述设定单元设定了的地址范围中的情况下，进行作为上述读出对象的数据输出初始值数据的控制的控制单元。附图说明附图与说明书相结合并且建立其一部分，举例说明本专利技术的最佳实施形态，并且与以上给出的描述以及下面给出的最佳实施形态的详细描述一起，用于解释本专利技术的原理。图1是表示依据本专利技术实施形态的存储卡的结构例的框图。图2表示清除写入到依据本专利技术实施形态的存储卡的闪速存储器上的物理块中的一部分数据的顺序(之一)的转移图。图3表示在写入到依据本专利技术实施形态的存储卡中的数据的清除处理中使用的清除区指针的第1例子。图4表示在写入到依据本专利技术实施形态的存储卡中的数据的清除处理时使用的清除区指针的第2例子。图5表示在写入到依据本专利技术实施形态的存储卡中的数据的清除处理时使用的清除区指针的第3例子。图6表示在写入到遵从本专利技术实施形态的存储卡中的数据的清除处理时使用的清除区指针的第4例子。图7表示写入到依据本专利技术的实施形态的存储卡中的数据的清除顺序的一个例子(之二)的转移图。图8是表示写入到依据本专利技术实施形态的存储卡中的数据的清除顺序的一个例子(之二)的流程图。图9是表示写入到依据本专利技术实施形态的存储卡中的数据的读出顺序的一个例子的流程图。图10是表示写入到依据本专利技术实施形态的存储卡中的数据清除顺序的一个例子(之三)的转移图。图11是表示在写入到依据本专利技术实施形态的存储卡中的数据的清除有无使用清除区指针的选择处理的一个例子的流程图。具体实施例方式以下根据图面说明本专利技术的一个实施形态。图1是表示依据本专利技术一个实施形态的存储卡(存储器装置)1的结构例的框图。图1所示的存储卡1例如与数码照相机等主设备2连接。存储卡1具备闪速存储器控制单元11、主接口单元12、RAM13以及闪速存储器14。闪速存储器14例如是NAND型非易失性存储器。闪速存储器控制单元11经过主接口单元12与主设备2连接。另外，闪速存储器控制单元11与RAM13以及闪速存储器14连接。来自主设备2向存储卡1所发行的指令通过指令用的信号线，输出到存储卡1内部的主接口单元12。主接口单元12从来自于主设备2的指令格式抽取指令信息和地址信息。闪速存储器控制单元11进行依据来自主接口单元12的指令信息和地址信息的动作。闪速存储器控制单元11进行表示闪速存储器14的物理块与逻辑块的对应关系的与表的管理或者清除有关的管理。图2是表示清除写入到依据本专利技术一个实施形态的存储卡1中的闪速存储器14上的物理块中的一部分数据的顺序(之一)的一个例子的转移图。闪速存储器14中的物理块的一块部分的尺寸是128K字节(KB)。闪速存储器14的物理块的一块是256页。可写入到闪速存储器14的物理块的一页中的数据尺寸是512字节。图2表示在与遍及存储卡1的逻辑块地址“0x40000”地址部分的地址范围相对应的存储区中，写入连续的256KB部分的数据的情况。所谓逻辑块地址，是存储卡1的虚拟存储器上的索引值。逻辑块地址的开始两位“0x”是16进制的识别符。闪速存储器14的一块物理块的尺寸是128KB。由此，连续的256KB的数据跨越写入在闪速存储器14上的两个物理块中。图2所示的“物理块n(n＝0、1、2、......)”意味着授予物理块地址“n”的物理块。在图2所示的形态中，上述256KB的数据中，128KB的数据写入到授予物理块地址“3”的物理块中。另外，剩余的128KB尺寸的数据写入到授予物理块地址“5”的物理块中。RAM13如图1所示，具有逻辑物理地址变换表13a以及清除区指针存储区13b。逻辑物理地址变换表13a在闪速存储器14上的各物理块中，使授予写入着数据的物理块上的物理块地址以及逻辑块地址相对应地进行管理。例如，所谓在逻辑物理块变换表13a中写入的“0x40000......物理块3”(参照图2)，表示逻辑块地址“0x40000”地址与物理块地址“3”相对应。具体地讲，在闪速存储器14中，存储在以逻辑块地址“0x40000”地址作为起始地址，授予“0x20000”地址部分的连续地址范围的逻辑块中所存储的数据意味着存储在授予物理块地址“3”的物理块中。另外，逻辑块地址与物理块地址不存在对应的物理块是未使用状态的物理块。在该未使用状态的物理块中写入初始值数据。当从系统即闪速存储器控制单元11具有对于未使用状态的物理块的读出请求时，读出初始值数据。该未使用状态的物理块如果依据闪速存储器控制单元11的控制使授予给该物理块的物理块地址与逻辑块地址建立对应关系，则能够使用。RAM13的清除区指针存储区13b(参照图1)在授予预先规定的物理块地址的物理块的各块中，管理没有写入用户数据即视为写入初始值数据的页的范围。所谓用户数据是初始值数据以外的数据。在从本文档来自技高网...

【技术保护点】
一种存储器管理装置，该存储器管理装置管理具有多个块，构成为能够以其各块为清除单位清除数据的非易失性半导体存储器，其特征在于具备：　　　　在有对于上述非易失性半导体存储器的数据的清除请求时，在包括上述清除请求的清除对象的数据的块中，设定上述清除对象的数据的地址范围的设定单元；　　　　进行控制而在有对于上述非易失性半导体存储器的数据的读出请求时，在依据上述读出请求的读出对象的地址范围包含于由上述设定单元设定的地址范围中的情况下，作为上述读出对象的数据输出初始值数据的控制单元。

【技术特征摘要】
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【专利技术属性】
技术研发人员：须田隆也，村冈宽昭，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]