将写入数据注入到高速缓存的方法和设备技术

一种数据处理方法，应用于包括有高速缓存（１２４，６２４）与低级存储器系统（１７０，６５０）的存储器分级的数据处理系统（１００，６００）中，包括以下步骤：　　　　接收（５２，５０２）来自数据产生器（１６０，６４０）的数据元，该数据元具有一个与其相关的具有注入的写入属性；　　　　发送（５４，５６，５８，６０，６２，６４，５０４，５０６，５０８，５１０，５１２，５１４）所述的数据元到高速缓存（１２４，６２４）而不用访问该低级存储器系统（１７０，６５０）；以及　　　　更新（６６，５１６）在所述高速缓存（１２４，６２４）中包括该数据元的至少一个缓存行。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种数据处理系统，尤其是涉及具有高速缓存的数据处理系统。
技术介绍
众所周知的用以提高计算机系统效能的方法是在其中加入称作高速缓存(cache)的本地局部的、高速的存储器。高速缓存之所以能提高系统效能是因为一旦中央处理单元在特定地址存取数据元时，下一个存取是相邻的地址的数据。该高速缓存提取(fetch)并储存来自较慢速度的主存储器或低级高速缓存中相邻于该请求的数据块(piece ofdata)的数据。在超高效能计算机系统中，多个高速缓存可被分级组织起来。最接近中央处理单元中的高速缓存是所知的称为较高级或一级(Level 1，L1)缓存，是级别中最高且速度通常是最快的。其他的，级别中通常较慢的高速缓存是按照二级(Level 2，L2)缓存开始依次降低顺序排列直到连接到主存储器的最低级的缓存为止。高速缓储存或释放数据时需遵循某些规则，例如，许多的处理器遵循“写入分配(allocate-on-write)规则”，与那些被中央处理单元所写入的存储器位置相对应的缓存行(cache line)将被存在该高速缓存中。特别是，高速缓存遵循大家知道的规则如最近最少使用算法(least-recently-used，LRU)，当高速缓存中所有位置均被写入数据时，判断哪一个位置的数据应被淘汰并腾出空间以放置新的数据元。高速缓存典型的包含多个状态位，指示该缓存行的状态来维持贯穿该系统的数据一致性。一种常见的一致性协议是为大家知道的MOESI(Modified Owned Exclusive Shared Invalid)协议。依据此种协议每一个缓存行包括指示缓存行所处于哪一种MOESI状态的状态位，包括用以指示缓存行是已修改的(Modified，M)的位，包括指示缓存行是排它的(Exclusive，E)或共享的(Shared，S)、或缓存行是无效的(Invalid，I)位。而拥有者(Owned，O)状态指示在一个高速缓存中的缓存行是已修改过，在其它高速缓存的可以有共享的拷贝且在存储器中的数据是旧的数据。在一个特别的设定中，所有的高速缓存是与中央处理单元集于相同的集成电路中且主存储器是是位于芯片外的。主存储器是系统中速度最慢和最低价的存储器，而且可由低价但速度相对慢的动态随机存取存储器(DRAM)芯片构成。这样的特性导致存取CPU芯片外的DRAM主存储器时产生了瓶颈，且尽可能的避免此种瓶颈的发生是很必要的。此外，近年来微处理器的速度已经上升到比DRAM的存取速度快，再加上所谓的“存储器障碍(memory-wall)”的瓶颈问题，这样就需要一种可减少主存储器存取需求以提升系统效能的方法以及数据处理器。本专利技术可提供此种方法和数据处理器，本专利技术的特性与优势可以结合附图进行更详细的说明，从而能更明确的了解本专利技术。
技术实现思路
本专利技术以一种形式提供一种用于数据处理系统的方法，其中该数据处理具有存储器分级结构，即包括一个高速缓存与一个低级存储器系统。从数据处理器所接收到的数据元(data element)是具有注入属性(inject attribute)的特殊写入(special write)。该数据元被直接发送到高速缓存中而不用访问该低级存储器系统。随后，该高速缓存中至少一个包含有该数据元的缓存行被更新。本专利技术以另一形式提供一种用于数据处理系统的方法，该数据处理系统具有很多的节点，每一个节点包括一个中央处理单元以及一个相连的高速缓存。从数据产生器接收与数据元相关的具有注入数据包的写入。检查目录以查看该数据元是否已经以预定的状态存在于该目录中。如果该数据元没有以预定的状态存在于目录中，则为该数据元生成目录入口并将该数据元写入低级的存储器系统。若该数据元已经以预定的状态存在于该目录中，将该数据元直接发送到接收该数据元的高速缓存而不用访问该低级存储器系统。本专利技术还以另一种形式提供一种数据处理器，包括具有高速缓存的中央处理器、主桥电路(host bridge)以及存储器控制器。该中央处理单元启动预提取(prefetch)读取来响应所接收的试探预提取(probe prefetch)。该主桥电路被连接到该中央处理单元并适于接收来自于数据产生器的数据元的具有注入包的写入。该内存控制器连接中央处理单元和主桥电路，并连接到低级存储器系统，此外还具有一个连接到该中央处理单元的输出端。该存储器控制器包括缓冲器并储存来自该主桥电路的数据元到该缓冲器中。该存储器控制器提供该试探预取给中央处理单元以响应该数据元的接收，并提供来自该缓冲器的数据元以响应来自该中央处理单元的预取读取。本专利技术又以另一形式提供一种数据处理器，包括具有高速缓存的中央处理器、主桥接电路以及目录/存储器控制器。该主桥接电路被连接到该中央处理单元并用以接收来自数据产生器的数据元的具有注入包的写入。该目录/存储器控制器被连接到该中央处理单元与该主桥电路，并连接到低级存储器，此外具有一个连接到该中央处理单元的输出端。该目录/存储器控制器响应于具有注入包的写入以检查自身的目录，查看与该数据元相关的缓存行的状态是否处于预定的状态。如果是，该目录/存储器控制器发送该数据元到该中央处理单元以便将其储存到该高速缓存中而不用访问该低级存储器。本专利技术又以另一形式提供一种数据处理器，包括具有高速缓存的中央处理器、主桥电路以及发送装置。该主桥电路连接到中央处理单元并用来为来自数据产生器的数据元接收具有注入包的写入。该发送装置连接到中央处理单元、主桥接电路以及低级存储器系统，且发送该数据元到中央处理单元，并将其储存到该高速缓存中而不用访问该低级存储器系统。附图说明本专利技术的内容借助于附图在下文中进行说明，其中相同的数字表示相同的元素。图1例示了先前的技术中，与基于试探的数据处理系统中的数据流和控制信号相关的时序图；图2例示了依据本专利技术与基于试探的数据处理系统中的数据流和控制信号相关的时序图； 图3例示了依据本专利技术具有多个处理器的基于试探的数据处理系统的方块图；图4例示了依据本专利技术具有单处理器的基于试探的数据处理系统的方块图；图5例示了图4所述的数据处理系统在执行具有注入写入操作时的数据流的方块图；图6例示了图4所述的包括存储器控制器的部分数据处理系统的方块图；图7例示了图4所述的包括高速缓存的部分中央处理单元的方块图；图8例示了用以形成具有注入写入包的超传输(Hyper-Transport)包的编码数据表；图9例示了依据本专利技术与基于目录的数据处理系统中的数据流与控制信号相关的时序图；图10例示了依据本专利技术运用基于目录的数据处理系统的方块图；以及图11例示了图10的目录/存储器控制器中的入口。具体实施例方式图1例示了现有技术中，与基于试探的数据处理系统中的数据流和控制信号相关的时序图10。如图1所示，垂直轴为表示时间从顶端到底端流动的时间轴。图1将三个装置(节点node)用按照水平方向分布的垂直线来表示。标示为节点C的第一节点为数据产生器。例如，节点C可相当于一个输入/输出装置，如数据通讯通路的接收器等，以此为例，节点C可具有一个相关的直接存储器存取(direct memoryaccess，DMA)控制器以辅助该数据流。标示为节点B的第二节点为低级存储器系统且包括主存储器或可能会有的一个或多个低级高本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种数据处理方法，应用于包括有高速缓存(124，624)与低级存储器系统(170，650)的存储器分级的数据处理系统(100，600)中，包括以下步骤接收(52，502)来自数据产生器(160，640)的数据元，该数据元具有一个与其相关的具有注入的写入属性；发送(54，56，58，60，62，64，504，506，508，510，512，514)所述的数据元到高速缓存(124，624)而不用访问该低级存储器系统(170，650)；以及更新(66，516)在所述高速缓存(124，624)中包括该数据元的至少一个缓存行。2.根据权利要求1所述的数据处理方法，其中，接收(52，502)所述的接收数据元的步骤包括通过与超传输输入/输出链接规范1.03版本实质性兼容的链接来接收(52，502)所述的含有具有注入的写入属性的数据元的步骤。3.根据权利要求3所述的数据处理方法，其中，接收(52，502)的步骤还包括请求包中从保留的命令区域编码中进行试探具有注入的写入属性的试探步骤。4.根据权利要求1所述的发送(54，56，58，60，62，64，504，506，508，510，512，514)的步骤包括暂时存储(54，504)所述的数据元到缓冲器(242)中。5.根据权利要求4所述的方法进一步包括在所述发送(54，56，58，60，62，64，504，506，508，510，512，514)步骤执行前，依据该数据处理系统(100，600)是否为另一用途而请求该缓冲器(242)，来执行发送(54，56，58，60，62，64，504，506，508，510，512，514)步骤。6.根据权利要求4所述的方法，其中所述的发送(54，56，58，60，62，64，504，506，508，510，512，514)步骤还包含如下的步骤发送(56，506)试探预提取到连接至该高速缓存(124，624)的中央处理单元(122，622)；通过该中央处理单元(122，622)发出(60，510)读取请求以响应该试探预提取；发送(64，5...

【专利技术属性】
技术研发人员：W·A·休斯，P·康韦，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：