存储器装置中的数据线管理制造方法及图纸

本发明专利技术揭示存储器装置及方法，例如经配置以在编程操作的第一部分期间将第一编程禁止偏压施加到数据线且在所述编程操作的第二部分期间将第二编程禁止偏压施加到数据线的装置。所述第二编程禁止偏压大于所述第一编程禁止偏压。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体来说涉及半导体存储器且更特定来说在一个或一个以上实施例中涉及非易失性存储器装置。
技术介绍
快闪存储器装置已发展成为用于广泛的电子应用的非易失性存储器的普遍来源。快闪存储器装置通常使用允许高存储器密度、高可靠性及低电力消耗的单晶体管存储器单元(例如，浮动栅极存储器单元)。单元的阈值电压的改变(通过对电荷存储节点(例如，浮动栅极或电荷陷阱)的编程或其它物理现象)确定每一单元的数据值。快闪存储器及其它非易失性存储器的常见用途包括个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、器具、车辆、无线装置、移动电话及可拆卸存储器模块，且非易失性存储器的用途继续扩展。快闪存储器通常使用称为NOR快闪及NAND快闪的两种基本架构中的一者。所述名称从用于读取装置的逻辑而获得。图1图解说明NAND型快闪存储器阵列架构100，其中存储器阵列的浮动栅极存储器单元102在逻辑上布置成行与列的矩阵。阵列的存储器单元102还一起布置成串(例如，NAND串)，通常每一串具有8、16、32或更多个存储器单元，其中串中的存储器单元在共用源极线114与数据线116(通常称作位线)之间源极到漏极串联连接在一起。接着由行解码器通过选择连接到浮动栅极存储器单元行(例如，120)的栅极的特定存取线(例如，1184)(通常称作字线)而激活所述浮动栅极存储器单元行(例如，120)来存取阵列。另外，位线BLl到BL4 116还可依据正在执行的当前操作驱动为高或低。如所属领域的技术人员已知，字线及位线的数目可远大于图1中所展示的字线及位线。位线BLl到BL4 116耦合到通过感测特定位线116上的电压或电流而检测每一单元的状态的感测装置(例如，读出放大器)130。字线WL7到mi) 118选择串联串中的待向其写入或从其读取的个别存储器单元102且以通过模式操作每一串联串中的剩余存储器单元。举例来说，每一存储器单元串联串通过源极选择栅极110耦合到源极线114且通过漏极选择栅极KM1-合到个别位线BLl 11610源极选择栅极110由耦合到源极选择栅极控制栅极的源极选择栅极控制线SG(S) 112控制。漏极选择栅极(例如104)由漏极选择栅极控制线SG(D) 106控制。在对如图1中所图解说明的存储器阵列执行的典型编程操作期间，举例来说，选择特定字线用于编程，例如WL4 IlS40在编程操作期间，启用及禁止交替位线进行编程。举例来说，可启用偶数位线用于编程耦合到偶数位线的存储器单元，同时禁止奇数位线编程耦合到奇数位线的存储器单元。接着，随后的编程操作禁止偶数位线且启用奇数位线。通常通过将OV施加到位线来启用这些位线用于对其相关联存储器单元的编程。举例来说，通常通过将供应电压Vcc (例如，2. 3V)施加到位线来禁止这些位线编程其相关联存储器单元。另一编程方法采用在编程操作期间将位线中的一者或一者以上偏置到不禁止编程但有效地减小编程的速率的电平。举例来说，可将位线偏置到0. 5V的电压以在编程操作期间减慢对耦合到所述位线的存储器单元的编程。图1进一步图解说明可在对选定存储器单元行(例如，WL4 IlS4)执行的编程操作期间施加的偏置电位的实例。在实例性编程操作期间，由于存在于SG(D)线106上的启用选择栅极KM1,3的2. 5V，通道区12 ,3被偏置到0V。由于存在于那些位线上的将选择栅极1042,4置于关断条件下的Vcc电位，通道区12忑,4不被偏置到BL2、BL4 1162,4上的电位。每一串的源极选择栅极110由SG(S)电压(例如，0.5V)以使其处于关断条件下的方式偏置。在图1的实例中，将VPASS电压施加到每一未选字线1187到1185、11 到11 。举例来说，VPASS可为10V。VPASS电压足以将未选存储器单元接通，但不足够高导致对这些存储器单元的编程。举例来说，将编程电位VPGM施加到被选择用于编程的字线，例如札4 1184。VPGM通常包含贯穿编程操作的一系列增加的电压脉冲。举例来说，VPGM编程脉冲范围可从12V到25V。由于置于每一未选字线上的VPASS电压及置于选定字线上的VPGM电压，BL2 1162串的通道区由虚线指示)升压。举例来说，由于漏极选择栅极1042处于关断状态，通道区12 可升压到8V的电位。通道区12 保持处于BLl Iiei的OV电位，因为漏极选择栅极KM1处于接通状态。然而，漏极选择栅极1042,4仍可从通道区1222,4(升压到8V)向偏置为Vcc (例如，2. 3V)的BL2、BL4 1162,4泄漏电荷。经由漏极选择栅极1042,4的此电荷泄漏可导致对未被选择用于编程的存储器单元的不期望效应。这些不期望效应称作编程干扰效应，其可将存储器单元的经编程状态变为非既定状态。出于上文所陈述的原因，且出于所属领域的技术人员在阅读及理解本说明书后将易知的其它原因，此项技术中需要(举例来说)用于减轻编程干扰效应的替代偏置方案。
技术实现思路
附图说明图1展示组织成NAND架构的存储器阵列的多个存储器单元串联串的典型布置。图2展示阈值电压分布。图3A及;3B展示根据本专利技术的实施例的用于编程的偏置方案。图4展示图解说明根据本专利技术的实施例的编程方法的流程图。图5展示根据本专利技术的实施例的编程方法步骤(例如图4中所展示)图6展示根据本专利技术的实施例的编程方法步骤(例如图4中所展示)图7展示根据本专利技术的实施例的编程方法步骤(例如图4中所展示)图8展示根据本专利技术的实施例的编程方法步骤(例如图4中所展示)图9展示根据本专利技术的实施例的编程方法步骤(例如图4中所展示)图10展示根据本专利技术的实施例的系统的功能框图。图11展示根据本专利技术的实施例的电路的示意图。图12展示根据本专利技术的实施例的波形的图示。具体实施例方式在本专利技术实施例的以下详细说明中，参照形成本专利技术的一部分且其中以图解说明的方式展示可实践所述实施例的特定实施例的附图。为使得所属领域的技术人员能够实践的额外细节。的额外细节。的额外细节。的额外细节。的额外细节。本专利技术而足够详细地描述这些实施例，且应理解，可利用其它实施例且可做出过程、电气或化学改变，而不背离本专利技术的范围。因此，不可将以下详细说明视为具有限制意义。随着电子系统的性能及复杂性的增加，在这些系统中对额外存储器的需求也增加。可通过增加集成电路的存储器密度(通过使用例如多电平单元(MLC)等技术)来解决此需求。举例来说，MLC NAND快闪存储器是具成本效益的非易失性存储器。多电平存储器单元将数据状态(例如，由位型式表示)指派给存储于存储器单元上的特定范围的阈值电压(Vt)。单电平存储器单元(SLC)准许将数据的单个二进制数字(例如，位)存储于每一存储器单元上。同时，MLC技术准许依据指派给单元的阈值电压范围的数量及在存储器单元的操作寿命期间所指派阈值电压范围的稳定性来存储每单元两个或两个以上二进制数字(例如，2、4、8、16个位)。用于表示由N位组成的位型式的阈值电压范围的数目(其有时称作Vt分布窗)为2n。举例来说，一个位可由两个范围表示，两个位可由四个范围表示，三个位可由八个范围表示，等等。一些存储器单元可存储每单元分数数目个位，例如1.5个位。一种常用命名惯例是本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：合田晃，安德鲁·比克斯勒，维奥兰特·莫斯基亚诺，朱塞平娜·普齐利，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：