【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体集成电路的架构，尤其涉及乘法电路。
技术介绍
乘法硬件通常适用于执行自然乘法(在小学学习的普通算术)，但是是对二进制数进行运算的。在自然乘法中，两个操作数A和B相乘可产生积C＝A·B，其中A、B和C分别可由等于0或1的二进制数字ai、bj和ck表示A＝(an-1，...，a1，a0)＝SUMi(ai·2i)B＝(bn-1，...，b1，b0)＝SUMj(bj·2j)C＝(cn-1，...，c1，c0)＝SUMk(ci·2k)在此，指数i、j和k表示特定数字的比特重要性或“权重”。(类似的数表示，诸如二的补码或一的补码，通常可用来表示负整数，以及实数的尾数。使用这些额外的数所表示的乘法也是与适当乘法相类似的。)在并联乘法器架构中，积通常的形式为叉积的和。两个操作数比特的部分积等同于逻辑AND(与)操作，并通过使用AND门以电路硬件的方式来实现。权重相同的两个部分积比特的和产生相同权重的和项以及下一更高权重的进位项，其中，该和项等同于逻辑XOR(异或)操作，而进位项等同于逻辑AND操作x+y＝carry，sum＝AND(x，y)，XOR(x，y...
【技术保护点】
一种提供具有ＧＦ（２）上系数的多项式乘法乘积和自然乘法乘积的并联乘法器硬件架构，其特征在于，所述乘法器架构包括：ＡＮＤ门阵列，其输入与操作数比特相连，而输出提供一个所述操作数比特的部分积的完整集，各个部分积可由比特重要性或“权重”表 征；加法架构，安排成累加所述相同权重的部分积，所述加法架构分多个阶段构建，第一组阶段可安排成添加部分积而不从所述加法架构的较低权重部分接收任何进位输入，第二组阶段可安排成将来自所述加法架构的较低权重部分的进位输入加到来自前面阶段的结 果中，两个组中的阶段都向所述加法架构的较高权重部分提供进位输出；以及连接所述第一组阶...
【技术特征摘要】
【国外来华专利技术】FR 2003-4-4 03/042211.一种提供具有GF(2)上系数的多项式乘法乘积和自然乘法乘积的并联乘法器硬件架构，其特征在于，所述乘法器架构包括AND门阵列，其输入与操作数比特相连，而输出提供一个所述操作数比特的部分积的完整集，各个部分积可由比特重要性或“权重”表征；加法架构，安排成累加所述相同权重的部分积，所述加法架构分多个阶段构建，第一组阶段可安排成添加部分积而不从所述加法架构的较低权重部分接收任何进位输入，第二组阶段可安排成将来自所述加法架构的较低权重部分的进位输入加到来自前面阶段的结果中，两个组中的阶段都向所述加法架构的较高权重部分提供进位输出；以及连接所述第一组阶段和所述第二组阶段之间的装置，用于提取所述第一阶段加法结果作为多项式乘法乘积，所述自然乘法乘积可从所述第二组阶段末端提取。2.如权利要求1所述的乘法器架构，其特征在于，所述加法架构包括并联计数器的级联阶段，其中在每一列相同权重的部分积中有至少一个计数器，且其中用于提取的装置包括与所述最低有效位比特相连的比特线，表示来自所述级联中每个第一计数器的多项式乘积系数。3.如权利要求1所述的乘法器架构，其特征在于，所述加法架构包括安排成用于累加所述部分积和进位的一系列全加法器，每个全加法器可接收三个相同权重的输入，并提供相同权重的和输出和下一较高权重的进位输出，第一组加法器不接收任何进位项作为输入，所述第一组加法器可安排成将给定权重的部分积减为和项，所述用于提取的装置包括与所述最低有效位比特相连的比特线，所述第二组加法器接收给定权重的进位输入与和项，并可安排为将所述进位输入与和项减为自然乘积比特。4.如权利要求3所述的乘法器架构，其特征在于，所述第一组加法器包括至少一个XOR门，用于将一对项减为一个项。5.如权利要求3所述的乘法器架构，其特征在于，所述加法架构还包括至少一个与所述第一组加法器相连的半加法器，用于将一对项减为一个项。6.如权利要求1所述的乘法器架构，其特征在于，所述AND门阵列接收操作数比特并提供一个以上乘法的部分积，且所述加法架构累加相同权重的来自所述一个以上乘法的部分积，以提供形式为(SUM[Ai*Bi])的多项式和自然乘法结果，其中Ai和Bi是操作数，且任何Bi操作数可以是一个字的常数。7.如权利要求6所述的乘法器架构，其特征在于，所述加法架构还累加至少一个累加或常数项的相同权重相对应比特的部分积，以提供形式为(SUM[Ai*Bi]+SUM[Ci]...
【专利技术属性】
技术研发人员：V杜帕丘斯，L帕利斯，
申请(专利权)人：爱特梅尔公司，
类型：发明
国别省市：US[美国]
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