本发明专利技术公开一种能改善处理器执行效能的高速缓冲存储器（ｃａｃｈｅ）。部分实施例中，一个高速缓冲存储器要求被接收，并且高速缓冲存储器内的逻辑单元判断是否该接收到的高速缓冲存储器要求产生在高速缓冲存储器上的一寻到事件（ｈｉｔ）。若接收到的高速缓冲存储器要求产生在高速缓冲存储器上的一寻到事件，接着服务该高速缓冲存储器要求。相反地，若接收到的高速缓冲存储器要求产生在高速缓冲存储器上的一误失（ｍｉｓｓ），则将与该接收到的高速缓冲存储器要求相关的信息存储到一个误失要求表。于部分实施例，误失读取要求存储在误失读取要求表，而误失写入要求存储在误失写入要求表。
【技术实现步骤摘要】
本专利技术有关于处理器，且特别有关于与处理器相关的高速缓冲存储器(cache)。
技术介绍
由于软件应用程序的复杂度的增加例如在绘图处理方面，使得硬件处理能力的需求也相对增加。有部分现代化的处理器结构中会使用一或多个高速缓冲存储器(cache)以改善其处理效率。相较于存取在处理器外部的主存储器，高速缓冲存储器由于设置于处理器之内，因此可进行快速的数据存取以及处理。虽然目前已经发展有各种不同的高速缓冲存储器设置，对如何继续改良这些高速缓冲存储器设置仍是必要的课题。
技术实现思路
有鉴于此，本专利技术提供一种高速缓冲存储器结构，能有效改善处理器执行效能以及增加高速缓冲存储器的功用。基于所述目的，本专利技术公开一种能改善处理器执行效能的高速缓冲存储器。部分实施例中，一个高速缓冲存储器要求被接收，并且高速缓冲存储器内的逻辑单元判断是否该接收到的高速缓冲存储器要求产生在高速缓冲存储器上的一寻到事件(hit)。若接收到的高速缓冲存储器要求产生在高速缓冲存储器上的一寻到事件，接着服务该高速缓冲存储器要求。相反地，若接收到的高速缓冲存储器要求产生在高速缓冲存储器上的一误失(miss)，则将与该接收到的高速缓冲存储器要求相关的信息存储到一个误失要求表。于部分实施例，误失读取要求存储在误失读取要求表，而误失写入要求存储在误失写入要求表。任何本领域技术人员可通过下列的附图以及详细描述，充分了解本专利技术的其它系统结构、装置、方法以及特性优点。所述的系统结构、装置、方法以及特性优点皆包含于本专利技术的保护范围，并受后附的申请权利要求范围所界定者所保护。为使本专利技术的内容及操作方法结构能更明显易懂，以下特举较佳实施例以及附图以辅助说明。附图说明图1为一方块图，表示一范例的处理器环境。图2为一方块图，表示于图1的处理核心内的组件。图3为一方块图，表示图2中的L2高速缓冲存储器的详细结构。图4为一方块图，表示于图3中L2高速缓冲存储器内的组件。图5为一方块图，表示图3及图4中部分组件的详细结构。图6为一L2标签(tag)以及数据结构的结构示意图。图7为误失读取要求表内的一项目的结构示意图。图8为误失写入要求表内的一项目的结构示意图。图9为返回数据缓冲器内的一项目的结构示意图。图10为返回要求队列内的一项目的结构示意图。图11为一方块图，表示依据图4及图5的一寻到测试仲裁器的实施例。主要组件符号说明105-计算核心；110-纹理过滤单元；115-像素包装单元；120-命令流处理器；125-执行单元槽控制单元；130-写回单元；135-纹理地址发生器；140-三角形设置单元；205-内存存取单元(MXU)；210-L2高速缓冲存储器；220-执行单元输出；225a-偶数输出；225b-奇数输出；230-执行单元槽；235-执行单元输入；245-内存接口仲裁器；310(Xout CH0)、320(Xout CH1)、330(VC高速缓冲存储器输入)、340(T#要求输入)-输入；315、325、335、345-输出；350-外部读/写端口；CRF-执行单元缓存器文件；V-有效旗标；D6-已更改旗标；T6-标签；MR-误失参考号码；FIFO-先进先出型堆栈；402-Xout CH0 FIFO；404-Xout CH1 FIFO；406-VCin FIFO；408-T#要求FIFO；410、412、414-要求合并逻辑；416-寻到测试仲裁器；418-寻到测试单元；420-误失写入要求表；422-误失读取要求表；424-待处理内存存取单元要求FIFO；428-回传数据缓冲器；430-回传要求队列；432-回传要求控制状态机；434-L2读/写仲裁器；436-L2高速缓冲存储器随机存取内存；442、444、446、448-块(bank)；450-输出仲裁器；452-待处理写入要求；502-缓冲器Address0；504-缓冲器Address1；506-待处理要求队列；508-写入数据缓冲器；510a、510b、510c、510d、510e、510f、510g、510h-比较器；512-合并要求项目逻辑；514-更新要求队列逻辑；516-寻到测试要求0；518-寻到测试要求1；520-L2标签随机存取内存；530-误失要求表；cur0、cur1、pre0、pre1-地址；X0、X1、VC、TC-项目；B0V、B1V、B2V、B3V-有效位；1102、1104、1106、1108、1110、1112-移位多任务器。具体实施例方式以下伴随附图详细说明依据本专利技术的部分实施例。此处例举部分实施例并非用以限定本专利技术，其它各种可能的替换、修改以及等同形式都属于本专利技术的保护范围。多数计算机系统利用一个高速缓冲存储器(cache)，一个小又快速的内存，来保留最近存取的数据。一般而言，高速缓冲存储器用来加速对相同数据的后续存取。一般而言，当数据由主存储器被读出或写入时，也会复制一份存储在高速缓冲存储器中。高速缓冲存储器接着监视后续读取的地址，查看是否要求的数据已经存在高速缓冲存储器中。若该要求的数据已经存在高速缓冲存储器中(视为一个”高速缓冲存储器寻到”(“cache hit”))，则会直接地回传(return)并且取消或终止主存储器的一个读取操作。若该要求的数据不在高速缓冲存储器中(视为一个”高速缓冲存储器误失”(“cache miss”))，则会由主存储器中提取该要求的数据，并且将数据存储在高速缓冲存储器中。一般而言，高速缓冲存储器由快于主存储器的内存芯片所构成。因此，一个高速缓冲存储器寻到事件完成存取的时间远小于一个正常的内存存取所需的时间。高速缓冲存储器可能被设在与一个中央处理单元(CPU)相同的芯片(IC)上，因此更进一步减少存取时间。这些被设在与中央处理单元(CPU)相同的芯片上的高速缓冲存储器被广泛称为主高速缓冲存储器(primary cache)，因为可能有较大、较慢速的辅助第二级高速缓冲存储器(熟知为level-2(L2)高速缓冲存储器)设在CPU芯片外部。于如上所述的结构下，高速缓冲存储器也可被共同设置在与处理核心(processing core)如一个绘图处理芯片的绘图核心相同的芯片上。高速缓冲存储器的一项重要特性为高速缓冲存储器数据的寻到率(hitrate)，其满足高速缓冲存储器的存取与所有内存存取的比。寻到率依据高速缓冲存储器的设计且常依据高速缓冲存储器的大小相对于主存储器的大小来决定。内存的大小受限于快速内存芯片的芯片成本。寻到率也取决于要执行的特定程序的存取样本(access pattern)(将被读取以及写入的地址序列)。高速缓冲存储器靠着多数程序存取样本的两个特性来完成，即时间区域性(temporal locality)以及空间区域性(spatial locality)。时间区域性假设如果一特定的数据(或指令)被存取过一次，则极可能很快就会再次被存取。空间区域性则假设如果一个内存地址被存取，其附近的内存地址极可能接着也会被存取。为了利用空间区域性的特性，高速缓冲存储器通常将数个字符(word)(视为”高速缓冲存储器列”(“cache line”)或高速缓冲存储器块(“cache block”))同时操作。主存储器的读取与写入则使用全部的本文档来自技高网...
【技术保护点】
一种缓冲高速缓冲存储器要求的处理器，包括：执行单元槽，其具有多个执行单元；以及高速缓冲存储器，功能性地耦接于该执行单元槽，该高速缓冲存储器被设定以接收来自该执行单元槽的要求，其包括：第一装置，用以判断是否在高速缓冲存 储器上有由一高速缓冲存储器读取要求产生的一第一寻到事件；在判断为否的情况下，将关于该读取要求的信息存储在一误失读取要求表；第二装置，用以判断是否在高速缓冲存储器上有由一高速缓冲存储器写入要求产生的一第二寻到事件；以及在判断为否的情况 下，将关于该写入要求的信息存储在一误失写入要求表。
【技术特征摘要】
US 2005-9-19 11/229,9391.一种缓冲高速缓冲存储器要求的处理器，包括执行单元槽，其具有多个执行单元；以及高速缓冲存储器，功能性地耦接于该执行单元槽，该高速缓冲存储器被设定以接收来自该执行单元槽的要求，其包括第一装置，用以判断是否在高速缓冲存储器上有由一高速缓冲存储器读取要求产生的一第一寻到事件；在判断为否的情况下，将关于该读取要求的信息存储在一误失读取要求表；第二装置，用以判断是否在高速缓冲存储器上有由一高速缓冲存储器写入要求产生的一第二寻到事件；以及在判断为否的情况下，将关于该写入要求的信息存储在一误失写入要求表。2.一种高速缓冲存储器，包括一输入装置，用以接收一高速缓冲存储器要求；一第一寻到逻辑电路，用以判断是否接收到的该高速缓冲存储器要求产生在高速缓冲存储器上的一第一寻到事件；在判断为否的情况下，将关于该高速缓冲存储器要求的信息存储在一误失要求表。一输出逻辑电路，用以根据接收到的该高速缓冲存储器要求产生在高速缓冲存储器上的该第一寻到事件，服务该高速缓冲存储器要求。3.如权利要求2所述的高速缓冲存储器装置，其中该误失要求表为一误失读取要求表，用以暂存一误失读取要求。4.如权利要求3所述的高速缓冲存储器装置，其中该误失读取要求表至少包括下列之一一项目，用以识别与该误失读取要求相关的一高速缓冲存储器列；一项目，用以识别与该误失读取要求相关的一误失参考号码；一项目，用以识别与该误失读取要求相关的一目的地；一项目，用以识别与该误失读取要求相关的一项目类型；一项目，用以识别与该误失读取要求相关的一执行线程；与该误失读取要求相关的一缓存...
【专利技术属性】
技术研发人员：焦阳，陈义平，陈文中，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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