数据处理系统和方法技术方案

响应于主机接收到指示目标地址的存储器访问请求，所述主机访问高速缓存层次结构的高级高速缓存的第一高速缓存目录。响应于所述目标地址在所述第一高速缓存目录中被与具有有效地址标记和第一无效一致性状态的表项关联，所述主机在互连结构上发出指定了所述目标地址的请求，而不考虑所述高速缓存层次结构的低级高速缓存的第二高速缓存目录中与所述目标地址关联的一致性状态。响应于所述目标地址具有相对于所述第一高速缓存目录的第二无效一致性状态，所述主机在确定了所述高速缓存层次结构的所述低级高速缓存的所述第二高速缓存目录中与所述目标地址关联的一致性状态后，在互连结构上发出指定了所述目标地址的请求。

【技术实现步骤摘要】

本专利技术一般地涉及数据处理，具体地说，涉及高速缓存一致数据处理系统中的数据处理。
技术介绍
传统的对称多处理器(SMP)计算机系统(如服务器计算机系统)包括多个全部连接到系统互连的处理单元，所述系统互连通常包括一个或多个地址、数据和控制总线。连接到所述系统互连的是系统存储器，其代表所述多处理器计算机系统中的易失性存储器的最低级别并且通常可由所有处理单元进行读和写访问。为了减少对驻留在系统存储器中的指令和数据的访问等待时间，每个处理单元通常都由各自的多级别高速缓存层次结构来进一步支持，所述层次结构的较低级别可由一个或多个处理器核心所共享。由于多个处理器核心可以请求对数据的同一高速缓存线的写访问并且由于修改后的高速缓存线不会立即与系统存储器同步，所以多处理器计算机系统的高速缓存层次结构通常实现高速缓存一致性(coherency)协议以确保系统存储器内容的各种处理器核心的“视图”之间的一致性的至少最低级别。具体地说，高速缓存一致性至少要求在处理单元访问存储器块的副本并随后访问所述存储器块的更新后的副本之后，所述处理单元不能再次访问所述存储器块的旧副本。高速缓存一致性协议通常定义一组与每个高速缓存层次结构的高速缓存线关联存储的一致性状态，以及一组用于在高速缓存层次结构之间传送高速缓存状态信息的一致性消息。在一个典型实现中，一致性状态信息采取公知的MESI(修改、独占、共享和无效)协议或其变型的形式，并且一致性消息指示存储器访问请求的请求方和/或接收方的高速缓存层次结构中的协议定义的一致性状态转换。在传统的多处理器数据处理系统中，在请求存储器块的操作被广播到数据处理系统中的其他高速缓存层次结构之前，高速缓冲存储器层次结构内的高速缓冲存储器的所有级别都被检查以确定它们的一致性状态以响应存储器访问请求。本专利技术认识到对于在高速缓存层次结构的所有级别中都未命中的存储器访问请求的子集来说，此操作增加了访问等待时间。
技术实现思路
鉴于本领域中的上述和其他缺点，本专利技术提供了一种改进的高速缓存一致数据处理系统、高速缓存系统和高速缓存一致数据处理系统中的数据处理方法。在一个实施例中，响应于主机接收到指示目标地址的存储器访问请求，所述主机访问高速缓存层次结构的高级高速缓存的第一高速缓存目录。响应于所述目标地址在所述第一高速缓存目录中被与具有有效地址标记和第一无效一致性状态的表项关联，所述主机在互连结构上发出指定了所述目标地址的请求，而不考虑所述高速缓存层次结构的低级高速缓存的第二高速缓存目录中与所述目标地址关联的一致性状态。响应于所述目标地址具有相对于所述第一高速缓存目录的第二无效一致性状态，所述主机在确定了所述高速缓存层次结构的低级高速缓存的第二高速缓存目录中与所述目标地址关联的一致性状态后，在互连结构上发出指定了所述目标地址的请求。本专利技术的所有目标、特征和优点将在以下详细的书面描述中变得显而易见。附图说明在所附权利要求书中说明了被认为是本专利技术特性的新颖特征。但是，当结合附图阅读时，通过参考以下对示例性实施例的详细说明，可以最佳地理解本专利技术及其优选使用方式，这些附图是图1是根据本专利技术的示例性数据处理系统的高级方块图；图2是根据本专利技术的处理单元的更详细的方块图；图3是图2中示出的L2高速缓存阵列和目录的更详细的方块图；图4是图1的数据处理系统的系统互连上的示例性事务的时空图；图5示出了根据本专利技术的优选实施例的域指示符；图6A是根据本专利技术的在高速缓存层次结构内为存储器访问请求服务的方法的第一示例性实施例的高级逻辑流程图；以及图6B是根据本专利技术的在高速缓存层次结构内为存储器访问请求服务的方法的第二示例性实施例的高级逻辑流程图。具体实施例方式I.示例性数据处理系统现在参考附图，具体地说，参考图1，其中示出了根据本专利技术的高速缓存一致对称多处理器(SMP)数据处理系统的一个示例性实施例的高级方块图。如图所示，数据处理系统100包括用于处理数据和指令的多个处理节点102a、102b。处理节点102a、102b与系统互连110相连以便传送地址、数据和控制信息。系统互连110可以被实现为例如总线互连、交换互连或混合互连。在示出的实施例中，每个处理节点102都被实现为包含四个处理单元104a-104d的多芯片模块(MCM)，每个处理单元优选地被实现为相应的集成电路。每个处理节点102内的处理单元104a-104d都通过本地互连114连接以便进行通信，类似于系统互连110，可以使用一个或多个总线和/或交换机来实现本地互连114。连接到每个本地互连114的设备不仅包括处理单元104，还包括一个或多个系统存储器108a-108d。驻留在系统存储器108中的数据和指令通常可以由数据处理系统100的任何处理节点102中的任何处理单元104中的处理器核心来访问并修改。在本专利技术的可替代实施例中，一个或多个系统存储器108可以被连接到系统互连110，而不是本地互连114。本领域的技术人员将理解，SMP数据处理系统100可以包括许多额外的未示出的组件，例如互连桥、非易失性存储装置、用于连接到网络或附加设备的端口等。由于此类额外组件并不是理解本专利技术所必需的，因此它们并未在图1中示出或在此进一步被讨论。但是，还应当理解，本专利技术提供的增强可应用于各种体系结构的高速缓存一致数据处理系统并且绝非限于图1中示出的通用数据处理系统体系结构。现在参考图2，其中示出了根据本专利技术的示例性处理单元104的更详细的方块图。在所示实施例中，每个处理单元104包括两个用于独立地处理指令和数据的处理器核心200a、200b。每个处理器核心200至少包括用于取回和排序指令以便执行的指令定序单元(ISU)208和一个或多个用于执行指令的执行单元224。由执行单元224执行的指令包括请求访问存储器块或导致生成访问存储器块的请求的加载和存储指令。每个处理器核心200的操作都由在其最低级别具有共享系统存储器108a-108d并且在其较高级别具有一个或多个级别的高速缓冲存储器的多级别易失性存储器层次结构来支持。在所示实施例中，每个处理单元104都包括集成存储器控制器(IMC)206，集成存储器控制器206控制对其处理节点102内的系统存储器108a-108d中的相应系统存储器的读写访问，以响应从处理器核心200a-200b接收的请求和由窥探器(S)222在本地互连114上窥探的操作。IMC 206通过引用基地址寄存器(BAR)逻辑240来确定其所负责的地址。在示例性实施例中，处理单元104的高速缓冲存储器层次结构包括每个处理器核心200内的直通存储(store-through)一级(L1)高速缓存226和由处理单元104的所有处理器核心200a、200b共享的二级(L2)高速缓存230和三级(L3)高速缓存250。L2高速缓存230包括L2阵列和目录234以及高速缓存控制器，所述高速缓存控制器包括主机(master)232和窥探器236。主机232启动本地互连114和系统互连110上的事务并响应于从关联的处理器核心200a-200b接收的存储器访问(以及其他)请求而访问L2阵列和目录234。窥探器236窥探本地互连114上的操作、提供适合的响应，并执行所述操作所需的对L2阵列和目录234的任何本文档来自技高网...

【技术保护点】
一种数据处理方法，所述方法包括：响应于主机接收到指示目标地址的存储器访问请求，所述主机访问高速缓存层次结构的高级高速缓存的第一高速缓存目录；响应于所述目标地址在所述第一高速缓存目录中被与具有有效地址标记和第一无效一致性状态的 表项关联，所述主机在互连结构上发出指定了所述目标地址的请求，而不考虑所述高速缓存层次结构的低级高速缓存的第二高速缓存目录中与所述目标地址关联的一致性状态；以及响应于所述目标地址具有相对于所述第一高速缓存目录的第二无效一致性状态，所述 主机在确定了所述高速缓存层次结构的所述低级高速缓存的所述第二高速缓存目录中与所述目标地址关联的一致性状态后，在所述互连结构上发出指定了所述目标地址的请求。

【技术特征摘要】
US 2005-3-31 11/095,7341.一种数据处理方法，所述方法包括响应于主机接收到指示目标地址的存储器访问请求，所述主机访问高速缓存层次结构的高级高速缓存的第一高速缓存目录；响应于所述目标地址在所述第一高速缓存目录中被与具有有效地址标记和第一无效一致性状态的表项关联，所述主机在互连结构上发出指定了所述目标地址的请求，而不考虑所述高速缓存层次结构的低级高速缓存的第二高速缓存目录中与所述目标地址关联的一致性状态；以及响应于所述目标地址具有相对于所述第一高速缓存目录的第二无效一致性状态，所述主机在确定了所述高速缓存层次结构的所述低级高速缓存的所述第二高速缓存目录中与所述目标地址关联的一致性状态后，在所述互连结构上发出指定了所述目标地址的请求。2.根据权利要求1的方法，还包括在访问所述第一高速缓存目录的同时执行对所述第二高速缓存目录的查找。3.根据权利要求2的方法，还包括当所述目标地址在所述第一高速缓存目录中被与具有有效地址标记和第一无效一致性状态的表项关联时忽略所述第二高速缓存目录的查找结果。4.根据权利要求1的方法，还包括执行对所述第二高速缓存目录的查找以响应判定所述目标地址在所述第一高速缓存目录中没有被与具有所述第一无效一致性状态的表项关联。5.根据权利要求1的方法，其中所述主机是第一主机；以及所述第一无效一致性状态指示第二主机已获得对与所述目标地址关联的目标存储器块的独占访问。6.根据权利要求1的方法，其中所述响应于所述目标地址具有相对于所述第一高速缓存目录的第二无效一致性状态，所述主机在确定了所述高速缓存层次结构的所述低级高速缓存的所述第二高速缓存目录中与所述目标地址关联的一致性状态后，在所述互连结构上发出指定了所述目标地址的请求的步骤包括所述主机在判定所述低级高速缓存的所述第二高速缓存目录中与所述目标地址关联的所述一致性状态不允许在没有在所述互连结构上发出所述请求的情况下为所述存储器访问请求服务后，在所述互连结构上发出指定了所述目标地址的请求。7.一种处理单元，所述处理单元包括处理器核心；至少包括高级高速缓存和低级高速缓存的高速缓存层次结构，其中所述高级高速缓存包括第一高速缓存目录并且所述低级高速缓存包括第二高速缓存目录；其中所述高级高速缓存还包括主机，所述主机响应于从所述处理器核心接收到指示目标地址的存储器访问请求，访问所述第一高速缓存目录，并且响应于所述目标地址在所述第一高速缓存目录中被与具有有效地址标记和第一无效一致性状态的表项关联，在互连结构上发出指定了所述目标地址的第一请求，而不考虑所述第二高速缓存目录中与所述目标地址关联的一致性状态；以及其中所述主机响应于所述目标地址具有相对于所述第一高速缓存目录的第二无效一致性状态，在确定了所述高速缓存层次结构的所述低级高速缓存的所述第二高速缓存目录中与所述目标地址关联的一致性状态后，在所述互连结构上发出指定了所述目标地址的第二请求。8.根据权利要求7的处理单元，其中所述主机在访问所述第一高速缓存目录的同时执行对所述...

【专利技术属性】
技术研发人员：GL格思里，AC索蒂，WJ斯塔克，JA施蒂切利，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]