处理器系统及其数据操作方法技术方案

本发明专利技术公开了一种处理器系统及其数据操作方法，所述方法包括：比较处理器读操作地址与写缓存器内的数据地址；写缓存器内有与所述读操作地址对应的数据地址时，处理器读取写缓存器内所述数据地址对应的最近一次写入的数据。本发明专利技术的处理器系统扩大了写缓存器的使用限制，在几乎不增加任何硬件代价的情况下增加了读缺失但写缓存器命中以及不可高速缓存但写缓存器命中两种操作，直接从写缓存器内的相应地址回读数据，减少了等待写缓存器清空以及读操作总线延迟的时间，提高了处理器的处理能力。

【技术实现步骤摘要】

本专利技术涉及处理器技术，更具体地说，涉及一种。
技术介绍
在处理器与主存储器之间嵌入一个高速缓冲存储器(Cache)，可以提高该处理器的处理能力，减少CPU对主存储器访问的等待时间。高速缓冲存储器与主存储器以块为单位进行数据交换。当CPU读取数据或者指令时，同时将读取到的数据或指令保存到一个高速缓冲存储器存储块中。根据程序的空间局部性和时间局部性，当CPU第二次需要读取相同或相近的数据时，可以从相应的高速缓冲存储器存储块中获得。因为高速缓冲存储器的速度远大于主存储器的速度，处理器系统整体性能就得到了很大的提高。写缓存器(Write Buffer)由一些高速存储器构成，当CPU向主存储器执行写入操作时，先将数据写入到写缓存器中，由于写缓存器的访问速度很高，这种写入的速度也很高。然后写缓存器再在适当的时候以较低的速度将数据写入主存储器中相应的位置。通常，使用高速缓冲存储器和写缓存器可以提高处理器的性能，但是由于高速缓冲存储器和写缓存器的使用可能会改变访问存储器的数量、类型和时间，因此这些技术的使用都必须遵从特定的限制条件。普通的处理器中使用通用的高速缓冲存储器和写缓存结构，该结构符合通用的限制条件。Cache的使用限制条件为(1)读操作返回最后一次写入的内容，而且没有其他的副作用；(2)写操作除了影响目标单元的内容外，没有其他副作用；(3)对同一目标单元的两次连续读操作将得到相同的结果； (4)对同一目标单元的两次连续写操作将把第二次写操作的值写入目标单元，第一次写操作无意义。写缓存器的使用限制条件为(1)写操作延迟除了影响目标单元的内容外，没有其他副作用。普通的处理器为了符合通用标准，保证在正常情况下使用安全、稳定，只将写缓存器作为数据写入主存储器的数据存放单元，虽然数据在写缓存器中保持有效，但是该数据没有被再次使用，这对系统的存储资源造成了浪费。处理器在写缓存和读操作先读后写时会出现数据冲突。跟踪高速缓冲存储器的如下访问处理器执行第一条指令，向可缓存的R2地址写入数据R1，该数据R1写入写缓存器内；处理器执行第二条指令，从R2地址读取数据，若Cache发生读缺失，CPU直接读取主存储器。为了保证处理器不被停止，该读操作优于写操作立即执行，这时该读操作将主存储器内以前的错误值R3读入，导致R1和R3数据不相同。W R1，[R2]；R R3，[R2]；解决这个问题的通用方法是在发生读缺失时，将读操作地址与写缓存器中的数据地址进行比较。如果写缓存器内没有相关的地址，读操作优先进行；如果出现地址冲突(即写缓存器内有相关的数据地址)，则读操作等待，直到写缓存器清空，这便造成了CPU处理性能的下降。
技术实现思路
本专利技术要解决的技术问题在于，针对上述现有技术的不足，提供一种，通过扩大写缓存器的使用限制，采用读操作时对写缓存器内的相关地址回读的策略减少处理器的等待时间。本专利技术解决其技术问题所采用的技术方案是提供一种处理器系统的数据操作方法，包括a、比较处理器读操作地址与写缓存器内的数据地址；b、写缓存器内有与所述读操作地址对应的数据地址时，处理器读取写缓存器内所述数据地址对应的最近一次写入的数据。本专利技术所述的处理器系统的数据操作方法中，在所述步骤a之前，还包括c、判断所述读操作地址是否可高速缓存，如果所述读操作地址不可高速缓存，执行所述步骤a和b。本专利技术所述的处理器系统的数据操作方法中，在所述步骤a之前，还包括d、如果所述读操作地址可高速缓存，进一步判断读所述高速缓冲存储器是否命中，如果读所述高速缓冲存储器未命中，执行所述步骤a和b。本专利技术所述的处理器系统的数据操作方法中，如果读所述高速缓冲存储器命中，处理器读取所述高速缓冲存储器内命中的数据。本专利技术所述的处理器系统的数据操作方法中，步骤c中判断所述读操作地址不可高速缓存时，进一步判断所述写缓存器是否为空，若所述写缓存器不为空，执行所述步骤a和b；若所述写缓存器为空，处理器读取主存储器内所述读操作地址对应的数据。本专利技术所述的处理器系统的数据操作方法中，还包括写缓存器内没有与所述读操作地址对应的数据地址时，处理器读取主存储器内所述读操作地址对应的数据。本专利技术还提供一种处理器系统，包括处理器以及位于处理器和主存储器之间的写缓存器，还包括控制逻辑模块，所述控制逻辑模块比较所述写缓存器内是否有与所述处理器的读操作地址对应的数据地址，并输出比较结果信息；所述处理器接收所述控制逻辑模块的比较结果信息，当所述比较结果信息表示写缓存器内有与所述处理器读操作地址对应的数据地址时，所述处理器将写缓存器内所述数据地址对应的最后一次写入的数据读回。本专利技术所述的处理器系统中，还包括高速缓冲存储器，存储所述处理器从主存储器中读出的可高速缓存的数据；所述控制逻辑模块判断所述处理器的读操作地址是否可高速缓存以及所述高速缓冲存储器是否命中，在所述读操作地址不可高速缓存和/或所述高速缓冲存储器未命中时，执行所述处理器读操作地址与所述写缓存器内数据地址的比较。本专利技术所述的处理器系统中，所述控制逻辑模块包括处理单元，对所述处理器读操作地址是否可高速缓存进行判断；以及高速缓冲控制逻辑单元，对所述高速缓冲存储器是否命中进行判断，并在所述读操作地址不可高速缓存和/或所述高速缓冲存储器未命中时，执行所述处理器读操作地址与所述写缓存器内数据地址的比较。本专利技术所述的处理器系统中，所述处理器接收所述控制逻辑模块的比较结果信息，当所述比较结果信息表示写缓存器内没有与所述处理器读操作地址对应的数据地址时，所述处理器读取主存储器内所述读操作地址对应的数据。本专利技术所述的处理器系统中，还包括复用器，对所述处理器和写缓存器的总线传输请求进行优先级判定，在请求冲突时寄存优先级较低的操作。实施本专利技术的，具有以下有益效果本专利技术的处理器系统扩大了写缓存器的使用限制，在几乎不增加任何硬件代价的情况下增加了读缺失但写缓存器命中以及不可高速缓存但写缓存器命中两种操作，直接从写缓存器内的相应地址回读，减少了等待写缓存器清空以及读操作总线延迟的时间，提高了处理器的处理能力；回读写缓存器的操作使得写缓存器部分实现了牺牲高速缓存的功能，这可以减少因有太多块映射到同一个地址而造成的一个块被放弃后又重新调用的冲突缺失，提高高速缓冲存储器的命中率。附图说明图1是本专利技术一个实施例的处理器系统的结构框图；图2是本专利技术一个实施例中采用写回策略的处理器系统读操作流程图；图3是本专利技术一个实施例中采用写通策略的处理器系统读操作流程图；图4是本专利技术处理器系统数据操作方法中写缓存器的数据存取示意图。具体实施例方式以下将结合附图及实施例对本专利技术作进一步详细说明本专利技术处理器系统的数据操作方法，在处理器读操作地址不可高速缓存和/或读高速缓冲存储器未命中(即缺失)时，将所述读操作地址与写缓存器内的数据地址进行比较。如果写缓存器内没有相对应的数据地址，执行正常的处理器读操作，读取主存储器内对应的数据；如果写缓存器内有对应的数据地址，则处理器读取写缓存器中与该数据地址对应的最近一次写入的数据。图1是本专利技术一个实施例的处理器系统的结构框图。如图1所示，该处理器系统包括有处理器101、处理逻辑单元(PU)102、高速缓存控制逻辑单元103、高速缓冲存储器104、写缓存器105本文档来自技高网...

【技术保护点】
一种处理器系统的数据操作方法，其特征在于，包括：ａ、比较处理器读操作地址与写缓存器内的数据地址；ｂ、写缓存器内有与所述读操作地址对应的数据地址时，处理器读取写缓存器内所述数据地址对应的最近一次写入的数据。

【技术特征摘要】
1.一种处理器系统的数据操作方法，其特征在于，包括a、比较处理器读操作地址与写缓存器内的数据地址；b、写缓存器内有与所述读操作地址对应的数据地址时，处理器读取写缓存器内所述数据地址对应的最近一次写入的数据。2.根据权利要求1所述的处理器系统的数据操作方法，其特征在于，在所述步骤a之前，还包括c、判断所述读操作地址是否可高速缓存，如果所述读操作地址不可高速缓存，执行所述步骤a和b。3.根据权利要求2所述的处理器系统的数据操作方法，其特征在于，在所述步骤a之前，还包括d、如果所述读操作地址可高速缓存，进一步判断读所述高速缓冲存储器是否命中，如果读所述高速缓冲存储器未命中，执行所述步骤a和b。4.根据权利要求3所述的处理器系统的数据操作方法，其特征在于，如果读所述高速缓冲存储器命中，处理器读取所述高速缓冲存储器内命中的数据。5.根据权利要求2所述的处理器系统的数据操作方法，其特征在于，步骤c中判断所述读操作地址不可高速缓存时，进一步判断所述写缓存器是否为空，若所述写缓存器不为空，执行所述步骤a和b；若所述写缓存器为空，处理器读取主存储器内所述读操作地址对应的数据。6.根据权利要求1所述的处理器系统的数据操作方法，其特征在于，还包括写缓存器内没有与所述读操作地址对应的数据地址时，处理器读取主存储器内所述读操作地址对应的数据。7.一种处理器系统，包括处理器以及位于处理器和主存储器之间的写缓存器，其特征在于，还包括控制逻辑模块，所述控制逻辑模块比较所述写缓存器...

【专利技术属性】
技术研发人员：董杰明，夏晶，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：94[中国|深圳]