多处理器系统技术方案

本发明专利技术提供一种主从结构的多处理器系统，可有效地在各处理器中分担处理中断，实现实时响应性的提高。在本发明专利技术的多处理器系统中，安装有操作系统（ＯＳ）的ＭＰ（３）、ＳＰ（４）、ＩＮＴＣ（１ａ）、ＩＰＣＲ（２）相互连接，ＩＮＴＣ（１ａ）具有ＩＰＲＣＬＭＰ（１００）、ＩＰＲＣＬＳＰ（１０１）、ＩＰＤＪＬＭＰ（１１０），在由ＭＰ（３）执行优先度高的中断处理、由ＳＰ（４）并行地执行优先度低的中断处理后，当ＳＰ（４）的中断处理结束时，由ＩＰＤＪＬＭＰ（１１０）判断是否有其他中断请求，按照其结果从ＳＰ（４）到ＭＰ（３）输出中断请求。

【技术实现步骤摘要】

本专利技术涉及多处理器系统(multi-processor system)，尤其涉及应用于由安装有操作系统(以下称作“OS”)的主处理器和从处理器等构成的非对称式多处理器的中断控制单元的结构有效的技术。
技术介绍
作为本专利技术人所研究的技术，例如在多处理器系统方面可以考虑以下技术。在现有的嵌入式微处理器领域，通过提高工作频率和改善逻辑方式，逐步实现了性能提高的同时功率降低。但是，虽然处理器的高频率化还在不断推进，但随着工作时功率的增加、以及由漏电流引起的待机时功率的增加，目前在抑制消耗功率的同时进一步提高工作频率方面已开始出现极限。基于以上事实，当前，作为实现信息处理装置的性能改善和低功率化的手段，通过在芯片(on-chip)上安装多个现有的处理器并行进行处理，即便不提高工作频率也可取得高运算性能的多处理器系统将大有发展。多处理器系统可以分为SMP(Symmetric Multiple Processor)和ASMP(Asymmetric Multiple Processor)。SMP是多个处理器共享1个OS和1个存储器的方式的对称式多处理器，所安装的多个处理器被等同地对待，由任意的处理器执行通用的处理。由于SMP能够实现通用性能提高，因而被用于高端(high end)服务器、PC(PersonalComputer)等领域，但由于SMP对应的OS的中断响应时间长，因而无法用于要求高实时性能的嵌入式微处理器领域。另一方面，ASMP是各处理器均可具有存储器和OS的方式的非对称式多处理器，所安装的多个处理器各自承担特定功能地进行工作。为了挪用原有的软资产或减少开发工时，ASMP主要在嵌入式微处理器中使用。但是，在各处理器中安装OS后，在各OS进行处理时需要确保存储区域，从而增加了成本。由此，作为安装有1个OS的ASMP结构，采取具有安装了OS的主处理器和未安装OS的从处理器的主从结构，从而能够提供成本更低的多处理器系统。为了将这样的主从结构的多处理器系统应用于要求高实时性能的嵌入设备控制领域，需要高效地将中断处理分担给各处理器的结构。例如，在以下的专利文献1中公开了如下分配中断请求的方法在现有的主从结构的多处理器系统中，由主处理器进行时间序列的处理，由非主处理器进行非时间序列的处理。日本特开2000-305917号公报
技术实现思路
关于如上所述的多处理器系统的技术，经本专利技术人研究后发现了以下问题。在上述
技术介绍
所述的专利文献1中，关于要进行中断处理的处理器，由输出中断请求的外围内置电路本身指定主处理器或除此以外的处理器，并将与之对应的信号输出到中断控制器。由此，中断控制器，与处理器负荷无关地，按输出中断请求的外围内置电路的意图分配中断处理。因此，以不考虑各处理器的工作状态的方式分担中断处理，从而难以高效分担中断处理。本专利技术的上述及其它的目的和新的特征，将通过本说明书的描述和附图得以明确。以下，简单地说明本申请所公开的专利技术中有代表性的技术的概要。即，本专利技术的多处理器系统，包括安装有OS的主处理器；基于上述主处理器的指示进行动作的从处理器；多个外围内置电路；保持请求处理器间中断或禁止处理器间中断许可这样的信息的处理器间中断控制寄存器；以及在判断来自外部或上述外围内置电路的中断请求的处理优先级之后，输出控制对上述主处理器或上述从处理器的中断请求的中断控制器，由上述主处理器或上述从处理器分担处理基于上述中断请求的任务处理，上述中断控制器包括从处理器用处理器间中断请求控制电路，用于从上述主处理器向上述从处理器输出中断请求；以及主处理器用处理器间中断请求控制电路，用于从上述从处理器向上述主处理器输出中断请求，由上述主处理器和上述从处理器并行地进行中断处理。此外，本专利技术的多处理器系统，包括安装有OS的主处理器；以及基于上述主处理器的指示进行动作的从处理器；在由上述主处理器执行优先度高的中断处理并由上述从处理器并行地执行优先度低的中断处理后，当上述从处理器的上述中断处理结束时，判断是否有其他中断请求，根据其结果确定是否从上述从处理器向上述主处理器输出中断请求。以下，简单地说明由本申请所公开的专利技术中有代表性的技术取得的效果。本专利技术能够实现实时性的提高。附图说明图1是表示在本专利技术的实施例1的多处理器系统中，中断控制器部分的详细结构的框图。图2是表示在本专利技术的实施例2的多处理器系统中，中断控制器部分的详细结构的框图。图3是表示在本专利技术的实施例1的多处理器系统中，处理器间中断控制寄存器的详细结构的图。图4是表示在本专利技术的实施例1的多处理器系统中，关于从请求中断开始到执行对应于该中断的任务(task)为止的处理的动作流程的图。图5是表示在本专利技术的实施例1的多处理器系统中，关于从执行对应于中断的任务开始到OS结束任务再次实施调度(scheduling)为止的处理的动作流程的图。图6是表示在本专利技术的实施例1的多处理器系统中，主从结构中的中断分担处理的流程的图。图7是表示在本专利技术的实施例1的多处理器系统中，主从结构中的中断分担处理的流程的图。图8是表示在本专利技术的实施例2的多处理器系统中，关于从执行对应于中断的任务开始到OS结束任务再次实施调度、进而在有其他中断请求等待时启动任务为止的处理的动作流程的图。图9是表示在本专利技术的实施例2的多处理器系统中，主从结构中的中断分担处理的流程的图。图10是表示在本专利技术的实施例2的多处理器系统中，处理器间中断控制寄存器的详细结构的图。图11是表示本专利技术的实施例1或2的多处理器系统的结构的图。图12是表示在本专利技术的实施例1的多处理器系统中，配置于处理器间中断控制寄存器的位的详细说明的图。图13是表示在本专利技术的实施例1的多处理器系统中，优先度判断条件的图。图14是表示在本专利技术的实施例2的多处理器系统中，配置于处理器间中断控制寄存器的位的详细说明的图。具体实施例方式以下，基于附图详细说明本专利技术的实施例。在用于说明实施例的所有附图中，对同一部件原则上标注相同的符号，省略其反复的说明。<实施例1> 图11是表示本专利技术的实施例1的多处理器系统的结构的框图。首先，通过图11说明本实施例1的多处理器系统的结构的一个例子。本实施例1的多处理器系统10，例如是在1个半导体基板上形成的半导体集成电路(LSI)，由以下构成中断控制器(INTC)1、处理器间中断控制寄存器(IPCRInterrupt among Processors ControlRegister)2、主处理器(MPMaster Processor)3、从处理器(SPSlave Processor)4、直接存储器存取控制器(DMAC)1101、内置外围模块1121～112n、CPU总线1111、1112、内部总线1113、外围总线1114、BSC等。INTC 1控制对主处理器3和从处理器4的中断请求。主处理器3与CPU总线1111连接，从处理器4与CPU总线1112连接。此外，处理器间中断控制寄存器2，没有被安装在INTC 1内，而是与CPU总线1111和1112连接。这是因为如果安装在INTC 1内，则在设定寄存器时处理器需要经由CPU总线、内部总线、以及外围总线访问INTC 1内的寄存器，从而到设定寄存器为止的周期(cy本文档来自技高网...

【技术保护点】
一种多处理器系统，包括安装有操作系统的主处理器；基于上述主处理器的指示进行动作的从处理器；多个外围内置电路；保持请求处理器间中断或禁止处理器间中断许可这样的信息的处理器间中断控制寄存器；以及在判断来自 外部或上述外围内置电路的中断请求的处理优先级之后，输出控制对上述主处理器或上述从处理器的中断请求的中断控制器，由上述主处理器或上述从处理器分担处理基于上述中断请求的任务处理，其中，上述中断控制器包括：从处理器用处理器 间中断请求控制电路，用于从上述主处理器向上述从处理器输出中断请求；以及主处理器用处理器间中断请求控制电路，用于从上述从处理器向上述主处理器输出中断请求，由上述主处理器和上述从处理器并行地进行中断处理。

【技术特征摘要】
JP 2005-6-22 182289/20051.一种多处理器系统，包括安装有操作系统的主处理器；基于上述主处理器的指示进行动作的从处理器；多个外围内置电路；保持请求处理器间中断或禁止处理器间中断许可这样的信息的处理器间中断控制寄存器；以及在判断来自外部或上述外围内置电路的中断请求的处理优先级之后，输出控制对上述主处理器或上述从处理器的中断请求的中断控制器，由上述主处理器或上述从处理器分担处理基于上述中断请求的任务处理，其中，上述中断控制器包括从处理器用处理器间中断请求控制电路，用于从上述主处理器向上述从处理器输出中断请求；以及主处理器用处理器间中断请求控制电路，用于从上述从处理器向上述主处理器输出中断请求，由上述主处理器和上述从处理器并行地进行中断处理。2.根据权利要求1所述的多处理器系统，其特征在于上述中断控制器，在上述主处理器和上述从处理器的任意处理器都处于处理执行等待的状态下，当有中断请求时，基于上述处理器间中断控制寄存器的信息，从上述主处理器向上述从处理器输出中断请求。3.根据权利要求1所述的多处理器系统，其特征在于上述中断控制器，在上述主处理器正在执行优先度高的中断处理的状态下，当有优先度低的中断处理的请求时，通过处理器间中断，中断上述主处理器的处理，并将优先度低的中断处理分配给上述从处理器。...

【专利技术属性】
技术研发人员：胜康夫，森岛宪太，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：JP[日本]