一种处理器代用品（３２０／５２０），调适成用于多处理器数据处理系统（３００／５００）的处理节点（Ｓ１），该多处理器数据处理系统（３００／５００）具有用对应的通信链路耦接在一起并耦接至多个输入／输出装置（３３０、３４０、３５０／５３０、５４０、５５０、５６０）的多个处理节点（Ｐ０、Ｓ１）。处理器代用品（３２０／５２０）包括第一埠（３７２、３７４／６２０、６２２）、第二埠（３８２、３８４／６３０、６３２）、以及互连电路（３９０、３９２／６０８、６１２、６１４）。该第一埠（３７２、３７４／６２０、６２２）包含第一组集成电路端子，该第一组集成电路端子系调适成耦接至用于耦接多个处理节点（３１０、３２０／５１０、５２０）的（Ｐ０）的第一外部通信链路（３７０／５９０）。该第二埠（３８２、３８４／６３０、６３２）包含第二组集成电路端子，该第二组集成电路端子系调适成耦接至用于耦接至多个输入／输出装置（３３０、３４０、３５０／５３０、５４０、５５０、５６０）的其中一个（３５０／５５０）的第二外部通信链路（３８０／５９２）。该互连电路（３９０、３９２／６０８、６１２、６１４）耦接于该第一埠（３７２、３７４／６２０、６２２）与第二埠（３８２、３８４／６３０、６３２）之间。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术系关于数据处理系统，尤有关多处理器系统。
技术介绍
在数字计算机的发展中，具有继续朝向较高性能的倾向。最近在集成电路(IC)制造技术的发展已制造出较小与较快速的IC，而使得现在以微处理器为基础的计算机系统具有较前世代的超级计算机更高的性能。微处理器性能由许多因素决定，包括时脉速度与数据总线宽度。典型的IC制造商已经能够在特定微处理器的使用寿命期间提供其较高速的改版型式。微处理器速度的持续改进已经让使用者能够以较新、较高速微处理器升级其计算机系统。因此能够将较旧、较慢的微处理器从其插槽(socket)拔除，而将新的、较高速微处理器插入其位置。此种可升级性之一个例子系为一种微处理器，其能够与内存装置于某一速度沟通，但是其内部时脉速度能够提高成较高的频率，如于美国专利No.5,828,869号由Johnson等人所揭示者。此种型式的升级已允许于单一处理器系统显著增进其性能。然而新近的计算机架构已较单一处理器系统变得更为复杂。例如一些计算机架构现在使用多个处理器和非均匀的内存访问(NUMA)。于此种NUMA系统中，二个或多个微处理器系连接成环形或连接成网络，而各微处理器系具有关联内存和可能之一个或多个关联输入/输出装置。对使用者而言，较希望在一开始使用低成本NUMA系统，而稍后再升级该系统以增进性能。因此，希望提供一种新手段(means)，能够提升多处理器计算机系统中的性能。从后续的详细说明和所附的权利要求书，结合所附图式和前述的
和背景，本专利技术的此一及其它的期望特征和特性将变得很清础。
技术实现思路
一种处理器代用品(processor surrogate)，系架构成用于多处理器数据处理系统的处理节点(node)，该多处理器数据处理系统具有用对应的通信链路(link)耦接在一起并耦接至多个输入/输出装置的多个处理节点。处理器代用品包括第一埠(port)、第二端口、以及互连电路。该第一埠含有第一组集成电路端子(terminal)，使该第一组集成电路端子适于耦接至用于耦接至多个处理节点其中之一的第一外部通信链路。该第二埠含有第二组集成电路端子，使该第二组集成电路端子适于耦接至用于耦接至多个输入/输出装置的其中一个的第二外部通信链路。该互连电路系耦接于该第一埠与该第二埠之间。于另一形式中，多处理器数据处理系统包括第一和第二处理节点和输入/输出装置。该第一处理节点包括实际处理器(actual processor)。该第二处理节点包括处理器代用品。该处理器代用品具有耦接至该第一处理节点的第一埠、第二埠、和耦接于该第一埠和该第二端口之间的互连电路。该输入/输出装置系耦接至该第二处理节点的该第二埠，并可经由该处理器代用品而访问于实际处理器。附图说明上文系结合下列图式而详细说明了本专利技术，其中相同的参考号码系表示相同的组件。图1显示可助于了解本专利技术的多处理器计算机系统的方块图；图2显示图1的多处理器计算机系统之一部分的方块图，包括其中一个处理器和其关联内存；图3显示依照本专利技术的使用处理器代用品的多处理器计算机系统的方块图；图4显示图3的处理器代用品的方块图；图5显示依照本专利技术的另一态样使用处理器代用品的多处理器计算机系统的方块图；图6显示图5的处理器代用品的方块图； 图7显示依照本专利技术的又一态样使用图6的处理器代用品的多处理器计算机系统的方块图；图8显示可用于图2的实际处理器与图4和图6的处理器代用品的集成电路封装件的上视图；图9显示图8的集成电路封装件的侧视图；以及图10显示图8的集成电路封装件的下视图。具体实施例方式下列详细说明本质上仅为范例，并不打算用来限制本专利技术或限制本专利技术的应用和使用。再者，并不欲受上文的
(technical field)、先前技术(background)、
技术实现思路
(brief summary)、或下文的实施方式(detail description)中所出现的任何明示或暗示的理论的限制。图1显示用来了解本专利技术的多处理器计算机系统100的方块图。计算机系统100包括二个由圆圈所代表的处理器节点，包括有标记为“P0”的第一处理器节点和标记为“P1”的第二处理器节点，二者经由通信链路116连接在一起。分别使用微处理器110和120而执行节点P0和P1。系统100亦包括标记为“I/O A”的第一输入/输出(I/O)装置130、标记为“I/O B”的第二I/O装置140、标记为“I/O C”的第三I/O装置150、标记为“I/O D”的第四I/O装置160、标记为“DRAM 0”的第一动态随机访问内存(DRAM)170、以及标记为“DRAM 1”的第二DRAM 180。处理器110为单片微机，分别经由通信链路112和114而与I/O装置130和140沟通，并经由链路116而与处理器120沟通。处理器110亦具有用来与区域DRAM 170施行内存访问的专用总线。同样地，处理器120经由对应的链路而与I/O装置150和160沟通，并具有用来与区域DRAM 180连接的专用总线。I/O装置130、140、150、和160可以是包括图形处理器(graphics processor)、以太网控制器(Ethernet controller)、连接至另一总线的桥接器(譬如由个人计算机互连(Personal Computer Interconnect，简称PCI)小组(Special Interest Group)所订定者等任何变化的I/O装置。处理器110和120使用链路控制器而与他们个别的I/O装置沟通，该链路控制器遵从HyperTransportTMI/O链路规格，第1.05修订版，2003高速传输技术企业联盟(HyperTransport TechnologyConsortium)，当使用1600MHz资料率时能够达成3.2GB/秒的通量(throughput)。HyperTransport技术为施行于二个独立单方向线组并以封包为基础的链路。如此例如链路112、114、和116包括输出连接和输入连接。各HyperTransport链路名义上为点对点(point-to-point)，并且连接二个装置。HyperTransport链路的链(chain)亦能够用为I/O信道，连接I/O装置与桥接器至主系统(host system)。HyperTransport链路系设计成用来传输中央处理单元(CPU)、内存、和I/O装置之间高性能和可扩充(scalable)的互连。HyperTransport链路利用晶粒上差动端(on-diedifferential)使用低摆幅差动讯号传输(low swing differential signaling)，以达成非常高的资料率。HyperTransport链路使用可调整频率和数据宽度以达成可增减频宽。系统100包括关联于各处理器节点以及分布于该等节点之间的内存。该系统100系采用快取相关非均匀内存访问(cache coherentnon-uniform memory access；CC NUMA)架构。CC NUMA架构为非均匀的，其中于系统中的所有内存系可被各处理器看到，但是访问时间依据处理器与内存之间的实体距离(physical distanc本文档来自技高网...
【技术保护点】
一种用于多处理器数据处理系统（３００／５００）的处理节点（ＳＩ）的处理器代用品（３２０／５２０），该多处理器数据处理系统（３００／５００）具有用对应的通信链路耦接在一起并耦接至多个输入／输出装置（３３０，３４０，３５０／５３０，５４０，５５０，５６０）的多个处理节点（Ｐ０，Ｓ１），该处理器代用品（３２０／５２０）包括：第一端口（３７２，３７４／６２０，６２２），包括第一组集成电路端子，该第一组集成电路端子调适成耦接至第一外部通信链路（３７０／５９０），该第一外部通信链路（３７０／５９０）用于耦接至该多个处理节点（Ｐ０，Ｓ１）的其中一个（Ｐ０）；第二端口（３８２，３８４／６３０，６３２），包括第二组集成电路端子，该第二组集成电路端子调适成耦接至第二外部通信链路（３８０／５９２），该第二外部通信链路（３８０／５９２）用于耦接至该多个输入／输出装置（３３０，３４０，３５０／５３０，５４０，５５０，５６０）的其中一个（３５０／５５０）；以及互连电路（３９０，３９２／６０６，６０８，６１２，６１４），耦接于该第一端口（３７２，３７４／６２０，６２２）与第二端口（３８２，３８４／６３０，６３２）之间。...
【技术特征摘要】
【国外来华专利技术】US 2003-10-10 10/683,8591.一种用于多处理器数据处理系统(300/500)的处理节点(SI)的处理器代用品(320/520)，该多处理器数据处理系统(300/500)具有用对应的通信链路耦接在一起并耦接至多个输入/输出装置(330，340，350/530，540，550，560)的多个处理节点(P0，S1)，该处理器代用品(320/520)包括第一端口(372，374/620，622)，包括第一组集成电路端子，该第一组集成电路端子调适成耦接至第一外部通信链路(370/590)，该第一外部通信链路(370/590)用于耦接至该多个处理节点(P0，S1)的其中一个(P0)；第二端口(382，384/630，632)，包括第二组集成电路端子，该第二组集成电路端子调适成耦接至第二外部通信链路(380/592)，该第二外部通信链路(380/592)用于耦接至该多个输入/输出装置(330，340，350/530，540，550，560)的其中一个(350/550)；以及互连电路(390，392/606，608，612，614)，耦接于该第一端口(372，374/620，622)与第二端口(382，384/630，632)之间。2.如权利要求1所述的处理器代用品(320)，其中，该互连电路(390，392)包括该第一端口(372，374)与该第二端口(382，384)之间的无源互连。3.如权利要求1所述的处理器代用品(520)，其中，该互连电路(606，608，612，614)包括该第一端口(620，622)与该第二端口(630，632)之间的有源互连。4.如权利要求3所述的处理器代用品(520)，其中，该互连电路(606，608，612，614)进一步包括耦接至该第一端口(620，622)的第一通信链路控制器(612)；耦接至该第二端口(630，632)的第二通信链路控制器(614)；以及纵横开关(608)，具有耦接至该第一通信链路控制器(612)的第一端子，和耦接至该第二通信链路控制器(614)的第二端子。5.一种处理器代用品(320)，用于多处理器数据处理系统(300)，该多处理器数据处理系统(300)具有包括实际处理器(310)的第一处理节点(P0)，和耦接至该第一处理节点(P0)并包括该处理器代用品(320)的第二处理节点(S1)，该...
【专利技术属性】
技术研发人员：B凯利，WC布兰特利，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：US[美国]
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