半导体功率器件终端结构制造技术

本发明专利技术实施例提供的一种半导体功率器件终端结构，包括：n型外延层以及位于所述n型外延层中的：至少一个沟槽，所述沟槽包括沟槽上部和沟槽下部两部分；位于所述沟槽上部中的第一电极以及至少位于所述沟槽下部中的第二电极，所述第二电极、所述第一电极、所述n型外延层两两之间由绝缘介质层隔离；与所述沟槽相邻的第一p型掺杂区。本发明专利技术实施例提高了半导体功率器件的耐压能力和稳定性。功率器件的耐压能力和稳定性。功率器件的耐压能力和稳定性。

【技术实现步骤摘要】
半导体功率器件终端结构


[0001]本专利技术属于半导体功率器件
，特别是涉及一种半导体功率器件终端结构。

技术介绍

[0002]现代高压半导体器件IGBT、VDMOS等作为第三代电力电子产品，由于其工作频率高、开关速度快、控制效率高而在电力电子领域得到越来越广泛的应用，尤其在汽车电子、消费电子、开关电源盒工业控制中得到广泛应用(例如继电器、节能灯电子镇流器、电机变频调速、高频加热、马达驱动、家用电器音响装置、开关稳压电源等)。现代高压功率半导体器件的阻断能力是衡量发展水平的一个非常重要的标志，依据应用，击穿电压的范围可从25V到6500V，但是由于现代半导体工艺采用平面型终端结构，结深较浅，结边缘弯曲使得耐压降低、耐压稳定性差、器件的安全工作区较小，器件容易破坏。因此，为了提高和稳定器件的耐压特性，除了器件体内各参数的配合外，更重要的是对表面终止的pn结进行适当的处理，以改善器件边缘的电场分布，减弱表面电场集中，提高器件的耐压能力和稳定性。

技术实现思路

[0003]有鉴于此，本专利技术的目的是提供一种半导体功率器件终端结构，以提高半导体功率器件的耐压能力和稳定性。
[0004]本专利技术实施例提供的一种半导体功率器件终端结构，包括：
[0005]n型外延层以及位于所述n型外延层中的：
[0006]至少一个沟槽，所述沟槽包括沟槽上部和沟槽下部两部分；
[0007]位于所述沟槽上部中的第一电极以及至少位于所述沟槽下部中的第二电极，所述第二电极、所述第一电极、所述n型外延层两两之间由绝缘介质层隔离；
[0008]与所述沟槽相邻的第一p型掺杂区。
[0009]可选的，本专利技术所述第一p型掺杂区外接源极电压。
[0010]可选的，本专利技术所述第一p型掺杂区的深度大于所述沟槽的深度，所述第一p型掺杂区覆盖包围所有或者部分所述沟槽。
[0011]可选的，本专利技术所述第二电极与所述n型外延层之间的所述绝缘介质层的厚度，大于或等于所述第一电极与所述n型外延层之间的所述绝缘介质层的厚度。
[0012]可选的，本专利技术还包括位于所述第一p型掺杂区中的第二p型掺杂区，所述第二p型掺杂区的掺杂浓度大于所述第一p型掺杂区的掺杂浓度。
[0013]可选的，本专利技术所述沟槽上部的宽度大于所述沟槽下部的宽度。
[0014]可选的，本专利技术所述第二电极向上延伸至所述沟槽上部中。
[0015]可选的，本专利技术所述第二电极在所述沟槽上部内将所述第一电极分割为两部分。
[0016]可选的，本专利技术还包括覆盖所述沟槽的绝缘层以及覆盖所述绝缘层的金属层。
[0017]可选的，本专利技术所述金属层外接源极电压。
[0018]本专利技术实施例的一种半导体功率器件终端结构，可以调节沟槽附近的纵向电场分布，降低沟槽底部(即沟槽下部的底部位置处)的电场，提高半导体功率器件的耐压。同时，第二电极与n型外延层之间的厚氧化层电容可以固定半导体功率器件终端中的可动电荷，提高半导体功率器件的可靠性。
附图说明
[0019]为了更加清楚地说明本专利技术示例性实施例的技术方案，下面对描述实施例中所需要用到的附图做一简单介绍。显然，所介绍的附图只是本专利技术所要描述的一部分实施例的附图，而不是全部的附图，对于本领域普通技术人员，在不付出创造性劳动的前提下，还可以根据这些附图得到其他的附图。
[0020]图1是本专利技术提供的一种半导体功率器件终端结构的第一个实施例的剖面结构示意图；
[0021]图2是本专利技术提供的一种半导体功率器件终端结构的第二个实施例的剖面结构示意图；
[0022]图3是本专利技术提供的一种半导体功率器件终端结构的第三个实施例的剖面结构示意图。
具体实施方式
[0023]为使本专利技术的目的、技术方案和优点更加清楚，以下将结合本专利技术实施例中的附图，通过具体方式，完整地描述本专利技术的技术方案。显然，所描述的实施例是本专利技术的一部分实施例，而不是全部的实施例。
[0024]应当理解，本专利技术所使用的诸如“具有”、“包含”以及“包括”等术语并不配出一个或多个其它元件或其组合的存在或添加。同时，为清楚地说明本专利技术的具体实施方式，说明书附图中所列图形大小并不代表实际尺寸，说明书附图是示意性的，不应限定本专利技术的范围。说明书中所列实施例不应仅限于说明书附图中所示区域的特定形状，而是包括所得到的形状如制备引起的偏差等。
[0025]图1是本专利技术提供的一种半导体功率器件终端结构的第一个实施例的剖面结构示意图，如图1所示，本专利技术实施例提供的一种半导体功率器件终端结构，包括n型外延层20，以及位于n型外延层20中的至少一个沟槽40，图1中示例性的示出了4个沟槽40，沟槽40包括沟槽上部41和沟槽下部42，在图1所示的一种半导体功率器件终端结构中沟槽40的沟槽上部41的宽度大于沟槽下部42的宽度。
[0026]位于沟槽上部41中的第一电极23以及至少位于沟槽下部42中的第二电极22，第二电极22、第一电极23、n型外延层20两两之间由绝缘介质层24隔离，绝缘介质层24的材质通常为氧化硅，第一电极23和第二电极22的材质通常为多晶硅。基于半导体功率器件的制造工艺的选择，第二电极22与n型外延层20之间的绝缘介质层24的厚度，大于或等于第一电极23与n型外延层20之间的绝缘介质层24的厚度。示例性的，当绝缘介质层24为氧化硅等氧化层时，第二电极22与n型外延层20之间的氧化层的厚度可以大于或等于第一电极23与n型外延层20之间的氧化层的厚度。可选的，第二电极22可以向上延伸至沟槽上部41中，第二电极22向上延伸至沟槽上部41中时，第一电极22可以在沟槽上部41内仍为连接的一部分，第一
电极22也可以在沟槽上部41内被第二电极23分割为两部分(如图1所示)。
[0027]与沟槽40相邻的第一p型掺杂区21，第一p型掺杂区21的深度大于沟槽40的深度，此时，第一p型掺杂区21可以覆盖包围沟槽40。可选的，第一p型掺杂区21的深度也可以等于或者小于沟槽40的深度(图2是本专利技术提供的一种半导体功率器件终端结构的第二个实施例的剖面结构示意图，在该实施例中，第一p型掺杂区21的深度小于沟槽40的深度)。
[0028]位于第一p型掺杂区21中的第二p型掺杂区25，第二p型掺杂区25的掺杂浓度大于第一p型掺杂区21的掺杂浓度。第二p型掺杂区25通过金属层27外接源极电压。第一p型掺杂区21中也可以不形成第二p型掺杂区25，此时第一p型掺杂区21可以直接通过金属层27外接源极电压。基于半导体功率器件制造工艺的选择，在第二p型掺杂区25中还可以形成有n型掺杂区，在本专利技术实施例中不在具体展示。
[0029]本专利技术提供的一种半导体功率器件终端结构还可以包括覆盖沟槽40的绝缘层26以及覆盖绝缘层26的金属层27，金属层27外接源极电压。在图1所示的本专利技术提供的一种半导体功率器件终端结构中，金属层27和绝缘层26同时覆盖了沟槽40和n型外延层20，可选的，绝缘层和本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体功率器件终端结构，其特征在于，包括：n型外延层以及位于所述n型外延层中的：至少一个沟槽，所述沟槽包括沟槽上部和沟槽下部两部分；位于所述沟槽上部中的第一电极以及至少位于所述沟槽下部中的第二电极，所述第二电极、所述第一电极、所述n型外延层两两之间由绝缘介质层隔离；与所述沟槽相邻的第一p型掺杂区。2.如权利要求1所述的一种半导体功率器件终端结构，其特征在于，所述第一p型掺杂区外接源极电压。3.如权利要求1所述的一种半导体功率器件终端结构，其特征在于，所述第一p型掺杂区的深度大于所述沟槽的深度，所述第一p型掺杂区覆盖包围所有或者部分所述沟槽。4.如权利要求1所述的一种半导体功率器件终端结构，其特征在于，所述第二电极与所述n型外延层之间的所述绝缘介质层的厚度，大于或等于所述第一电极与所述n型外延层之间的所述绝缘...

【专利技术属性】
技术研发人员：龚轶，刘磊，刘伟，王鑫，
申请(专利权)人：苏州东微半导体股份有限公司，
类型：发明
国别省市：