用于嵌入式系统中部件的共用接口技术方案

本发明专利技术的实施例提供了一种用于通过共用接口访问非易失性存储器控制器和易失性存储器的方法和设备。在一个实施例中，该方法包括通过共用接口的共用控制信号选定非易失性存储器控制器和易失性存储器中的一个，其中共用控制信号发布到非易失性存储器控制器和易失性存储器。该方法还包括通过共用控制信号发出指令到选定的非易失性存储器控制器和易失性存储器中的一个。

【技术实现步骤摘要】

本专利技术一般涉及一种计算机系统。特别地，本专利技术涉及一种用于计算机系统中接口部件的改进后的系统和方法。
技术介绍
许多现代电子设备例如蜂窝电话、PDA、便携式音乐播放器、应用设备等典型地结合了嵌入式计算机系统。嵌入式计算机系统典型地包括计算机处理器(称为主机)、非易失性存储器(例如NAND闪存和/或ROM存储器)、和例如动态随机存取存储器(DRAM)的易失性存储器。主机可以包括中央处理器(CPU)、数字信号处理器(DSP)、微控制器单元(MCU)或直接存储器存取(DMA)数据传输装置。在一些情况下，可以提供非易失性存储器控制器(例如，NAND闪存控制器)用于访问非易失性存储器。通过提供非易失性存储器控制器，非易失性存储器的控制和管理任务从主机卸载到非易失性存储器控制器，因此简化了主机的设计并且允许主机处理嵌入式系统的其他处理需求。其中主机、非易失性存储器控制器、非易失性存储器和易失性存储器均在嵌入式计算机系统中提供，每个部件都可以具有一个或多个用于连接到系统中其他部件的接口。为减小设计成本并实现这样一种嵌入式系统，并且为了减少这样一种嵌入式系统的能耗，就需要在保持高水平的性能的同时减少接口的引线数。因此，就需要一种用于接口在嵌入式计算机系统中的主机、非易失性存储器和易失性存储器的改进系统和方法。
技术实现思路
本专利技术的实施例提供了一种通过共用接口访问非易失性存储器控制器和易失性存储器的方法和设备。在一个实施例中，此方法包括通过共用接口的共用控制信号来选择非易失性存储器控制器和易失性存储器中的一个，其中共用控制信号发布到非易失性存储器控制器和易失性存储器。该方法还包括通过共用控制信号发布指令到选定的非易失性存储器控制器和易失性存储器中的一个。附图说明因此在本专利技术的上述特征能够具体理解的方式下，通过参考实施例简要总结上述特征，就可以得到本专利技术的更加详细的描述，其中一些描述在附图中示出。然而，需要注意的是，这些附图仅仅示出了此专利技术的典型实施例，因此这些附图不能认为是本专利技术范围的限制，本专利技术可以允许其他等效实施例。图1示出了根据本专利技术的一个实施例的示范性系统的框图。图2A-C示出了根据本专利技术的一个实施例的系统的操作模式。图3示出了根据本专利技术的一个实施例的用于嵌入式系统的共用接口。图4示出了根据本专利技术的一个实施例通过共用接口使用主机访问存储器的方法的流程图。图5示出了根据本专利技术的一个实施例通过共用接口使用非易失性存储器控制器访问易失性存储器的方法的流程图。图6示出了根据本专利技术的一个实施例通过共用接口对易失性存储器执行同时访问的硬件的框图。具体实施例方式本专利技术的实施例一般提供了一种通过共用接口访问非易失性存储器控制器和易失性存储器的方法和设备。在一个实施例中，该方法包括通过共用接口的共用控制信号来选择非易失性存储器控制器和易失性存储器中的一个，其中共用控制信号发布到非易失性存储器控制器和易失性存储器。该方法还包括通过共用控制信号发布指令到选定的非易失性存储器控制器和易失性存储器中的一个。在某些情况下，通过共用发布到非易失性存储器控制器和易失性存储器的控制信号，可以减少与非易失性存储器控制器和易失性存储器相接口的引线的数量，因此减小系统的复杂性和能耗。下面描述关于包括主机处理器、易失性存储器和非易失性存储器的嵌入式系统的本专利技术的实施例。然而，在某些情况下，该嵌入式系统可以包括多个主机处理器、多个易失性存储器和/或多个非易失性存储器。易失性存储器可以包括任何类型的DRAM、SRAM或任何其他类型的易失性存储器，非易失性存储器可以包括NAND闪存、NOR闪存、可编程只读存储器(PROM)、电可擦除可编程只读存储器(EE-PROM)、只读存储器(ROM)或任何其他类型的非易失性存储器。主机处理器可以包括任何类型的处理器，包括中央处理单元(CPU)、数字信号处理器(DSP)、微控制器单元(MCU)或直接存储器存取(DMA)数据传输装置。并且，在某些情况下，系统中的每个芯片包含多个类型的处理器和/或存储器。例如，主机可以包括CPU、DSP和SRAM。在某些情况下，非易失性存储器可以包括ROM和闪存。结合本专利技术的实施例可以使用的其他示范性组合对于本领域普通技术人员是显而易见的。示范性的嵌入式系统图1示出了根据本专利技术的一个实施例的示范性系统100的框图。如上所述，该系统100可以包括主机102、易失性存储器104(例如，DRAM、SDRAM、DDR-SDRAM、LP-SDRAM和/或任何其他类型的易失性存储器)、非易失性存储器控制器106、和非易失性存储器108(例如，ROM、PROM、EE-PROM、NAND闪存、NOR闪存和/或任何其他类型的非易失性存储器)。在某些情况下，非易失性存储器控制器可以包含引导代码缓冲器120、NAND管理器电路122、DRAM接口124、控制器代码126、控制器内核128、DMA电路130和非易失性存储器接口132。在一个实施例中，非易失性存储器控制器106可以使用非易失性存储器接口132访问存储于非易失性存储器108中的信息，这些信息包括引导代码、控制器代码、操系统代码、应用程序代码、数据和任何其他信息。类似地，非易失性存储器控制器106可以使用DRAM接口124访问易失性存储器104。如下所述，非易失性存储器108中的信息可以加载到引导代码缓冲器120、控制器代码缓冲器126和/或易失性存储器104并且用于系统100的初始化。例如，通过运行存储在控制器代码缓冲器126中的控制器代码，控制器内核128可以用于执行控制器操作。并且，如下所述，DMA电路130可以用于从非易失性存储器108自动传输信息到易失性存储器104。在本专利技术的一个实施例中，主机102可以使用共用接口140来访问非易失性存储器108(例如，通过非易失性存储器控制器106)和易失性存储器104。如所述，共用接口140的一部分可以包括到易失性存储器104的同步串行连接(例如，快速连接、DQ/DQS 110)。共用接口140也可以包括用于提供控制信号和地址位给易失性存储器104和/或非易失性存储器控制器106的共用地址和控制线(ADR/CTL 112)。并且，也可以提供在下面更加详细描述的其他接口连接。在某些情况下，通过提供用于访问非易失性存储器控制器106和易失性存储器104的共用接口140，不需要额外的引线将主机102连接到非易失性存储器控制器106。例如，连接到非易失性存储器控制器106的地址和控制引线的每一个也可以连接到易失性存储器104。使用共用接口的操作模式在本专利技术的一个实施例中，共用接口140可以用于在多个模式中的一个中执行存储器访问。图2A-C描述了根据本专利技术的一个实施例的系统100的操作模式。图2A示出了根据本专利技术的一个实施例，主机102访问易失性存储器104的操作的第一模式的框图。如所述，主机102可以通过共用接口140从易失性存储器读取或者写入到易失性存储器中。在主机102访问易失性存储器104的情况下，主机102可以确认指示主机102在共用接口140上作为管理者(例如，接口140启动和控制给定通信的一侧)的信号。通过确认指示主机102在接口140上作为管理者的信号，其他连接到共用接口140上的部件(本文档来自技高网...

【技术保护点】
一种用于通过共用接口访问非易失性存储器控制器和易失性存储器的方法，包括：通过共用接口的共用控制信号选择非易失性存储器控制器和易失性存储器中的一个，其中共用控制信号发布到非易失性存储器控制器和易失性存储器；以及通过共用控制信号 发布指令到选定的非易失性存储器控制器和易失性存储器中的一个。

【技术特征摘要】
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【专利技术属性】
技术研发人员：RS高，JH奥，
申请(专利权)人：奇梦达股份公司，
类型：发明
国别省市：DE[德国]