半导体器件制造技术

本发明专利技术揭示了一种能够用作存储器件的半导体器件。存储器件包括多个存储单元，并且各个存储单元包含第一晶体管和第二晶体管。第一晶体管设置在包含半导体材料的衬底上并具有在衬底中的沟道形成区。第二晶体管具有氧化物半导体层。第一晶体管的栅电极与第二晶体管的源电极和漏电极中的一个彼此电连接。第二晶体管的极低的截止电流允许存储在存储单元中的数据即使在不供电的情况下也能保持相当长的时间。

【技术实现步骤摘要】
半导体器件本申请是针对分案申请201610082458.5再次提出的分案申请。分案申请201610082458.5是PCT国际申请号为PCT/JP2010/068103、国际申请日为2010年10月7日、进入中国国家阶段的申请号为201080049673.6、题为“半导体器件”的申请的分案申请。
本文所揭示的专利技术涉及使用半导体元件的半导体器件、以及用于制造半导体器件的方法。
技术介绍
使用半导体元件的存储器件被宽泛地分成两类：当停止供电时丢失所存储数据的易失性器件、以及即使在不供电时也保持所存储数据的非易失性器件。易失性存储元件的典型示例是DRAM(动态随机存取存储器)。DRAM以选择存储元件中所包括的晶体管，并且电荷被存储在电容器中的方式存储数据。当从DRAM读取数据时，电容器中的电荷根据上述原理而丢失；由此，每当读出数据时就必需进行另一写入操作。此外，存储元件中所包括的晶体管具有漏电流，并且电荷即使在不选择晶体管时也流入或流出电容器，从而数据保持时间较短。由此，另一写入操作(刷新操作)以预定间隔进行是必要的，并且难以充分地降低功耗。此外，由于所存储数据在停止供电时丢失，因此需要使用磁性材料或光学材料的附加存储元件以使数据保持较长时间。易失性存储元件的另一示例是SRAM(静态随机存取存储器)。SRAM通过使用诸如触发器之类的电路来保持所存储数据，并且由此不需要刷新操作。这意味着SRAM具有优于DRAM的优点。然而，由于使用诸如触发器之类的电路，每存储容量的成本增大。此外，如在DRAM中，SRAM中的所存储数据在停止供电时丢失。非易失性存储元件的典型示例是闪存。闪存包括晶体管中的栅电极和沟道形成区之间的浮动栅，并且通过将电荷保持在浮动栅中来存储数据。因此，闪存的优点在于，数据保持时间极长(几乎是永久的)，并且不需要在易失性存储器件中是必要的刷新操作(例如，参见专利文献1)。然而，存储元件中所包括的栅绝缘层因写入时所生成的隧穿电流而劣化，从而存储元件在多次写入操作之后停止其功能。为了避免该问题，例如采用补偿对存储元件的写入操作的次数的方法。然而，额外需要复杂的辅助电路来实现该方法。此外，采用这种方法不解决寿命的基本问题。换句话说，闪存不适合于其中频繁地重写数据的应用。另外，高电压对于将电荷注入至浮动栅或去除电荷是必要的。此外，要花费相对较长的时间来注入或去除电荷，并且不易以更高的速度执行写入和擦除。[参考文献]专利文献1：日本公开专利申请No.S57-105889
技术实现思路
鉴于上述问题，本文所揭示专利技术的一个实施例的目的在于提供具有新颖结构的半导体器件，其中即使在不供电时也可保持所存储数据，且其中对于写入的次数没有限制。本专利技术的一个实施例是一种半导体器件，其具有使用氧化物半导体形成的晶体管和使用非氧化物半导体的材料形成的晶体管的分层结构。例如可采用以下结构。本专利技术的实施例是一种半导体器件，其包括第一线(源极线)；第二线(位线)；第三线(第一信号线)；第四线(第二信号线)；具有第一栅电极、第一源电极和第一漏电极的第一晶体管；以及具有第二栅电极、第二源电极和第二漏电极的第二晶体管。第一晶体管设置在包含半导体材料的衬底上。第二晶体管包括氧化物半导体层。第一栅电极与第二源电极和第二漏电极之一彼此电连接。第一线(源极线)与第一源电极彼此电连接。第二线(位线)与第一漏电极彼此电连接。第三线(第一信号线)与第二源电极和第二漏电极中的另一个彼此电连接。第四线(第二信号线)与第二栅电极彼此电连接。在上述结构中，第一晶体管包括设置在包含半导体材料的衬底上的沟道形成区；设置成夹持沟道形成区的杂质区；沟道形成区上的第一栅绝缘层；第一栅绝缘层上的第一栅电极；以及电连接至杂质区的第一源电极和第一漏电极。在上述结构中，第二晶体管包括在包含半导体材料的衬底上的第二栅电极；第二栅电极上的第二栅绝缘层；第二栅绝缘层上的氧化物半导体层；以及电连接至氧化物半导体层的第二源电极和第二漏电极。在上述结构中，包含半导体材料的衬底优选是单晶半导体衬底或SOI衬底。具体而言，半导体材料优选为硅。在上述结构中，氧化物半导体层优选包含In-Ga-Zn-O基氧化物半导体材料。具体而言，氧化物半导体层优选包含In2Ga2ZnO7晶体。此外，氧化物半导体层的氢浓度优选为小于或等于5×1019原子/cm3。第二晶体管的截止电流优选为小于或等于1×10-13A，更优选为小于或等于1×10-20A。在上述结构中，第二晶体管可设置在与第一晶体管重叠的区域中。注意，在本说明书中，诸如“上”或“下”之类的术语不一定是指组件直接置于另一组件上或直接置于另一组件下。例如，表述“栅绝缘层上的第一栅电极”不排除有组件置于栅绝缘层和栅电极之间的情况。此外，诸如“上”和“下”之类的术语只是为了方便描述，并且可包括组件的位置关系颠倒的情况，除非另外指明。另外，在本说明书中，诸如“电极”或“线”之类的术语不限制组件的功能。例如，“电极”有时用作“线”的一部分，反之亦然。此外，术语“电极”或“线”可包括以集成的方式形成多个“电极”或“线”的情况。例如，当使用相反极性的晶体管时、或当在电路操作中改变电流流动方向时，“源极”和“漏极”的功能有时可彼此替代。因此，在本说明书等中，术语“源极”和“漏极”可彼此替代。要注意，在本说明书中，术语“电连接”包括组件通过具有任何电功能的物体连接的情况。对具有任何电功能的物体没有具体限制，只要可在通过该物体连接的组件之间发射和接收电信号。具有任何电功能的物体的示例是诸如晶体管之类的开关元件、电阻器、电感器、电容器、和具有各种功能的元件、以及电极和线。一般而言，术语“SOI衬底”是指其中硅半导体层设置在绝缘表面上的衬底。在本说明书中，术语“SOI衬底”在其范畴内还包括其中使用除硅以外的材料形成的半导体层设置在绝缘表面上的衬底。即，“SOI衬底”中所包括的半导体层不限于硅半导体层。“SOI衬底”中的衬底不限于诸如硅晶片之类的半导体衬底，并且可以是诸如玻璃衬底、石英衬底、兰宝石衬底、或金属衬底之类的非半导体衬底。换句话说，“SOI衬底”在其范畴内还包括具有绝缘表面的导电衬底或设置有由半导体材料形成的层的绝缘衬底。另外，在本说明书中，术语“半导体衬底”不仅指只使用半导体材料形成的衬底，而且指包含半导体材料的所有衬底。即，在本说明书中，“SOI衬底”也被包括在“半导体衬底”的范畴内。本专利技术的一个实施例提供一种半导体器件，其中包含除氧化物半导体以外的材料的晶体管置于下部，而包含氧化物半导体的晶体管置于上部。由于包含氧化物半导体的晶体管的截止电流极低，因此通过使用该晶体管可保持所存储数据达极长时间。换言之，可显著地降低功耗，因为刷新操作变得不必要，或者刷新操作的频率可极低。此外，即使在不供电时，也可保持所存储数据达较长时间。此外，无需高电压来写入数据，并且元件的劣化是可忽略的。此外，通过在晶体管的导通本文档来自技高网...

【技术保护点】
1.一种半导体器件，/n具有第一晶体管和第二晶体管，/n所述第一晶体管具有第一沟道形成区，/n所述第二晶体管具有第二沟道形成区，/n所述第一沟道形成区具有硅，/n所述第二沟道形成区具有氧化物半导体，/n在所述第一沟道形成区的上方配置有第一绝缘层，/n在所述第一绝缘层的上方配置有所述第二沟道形成区，/n在所述第二沟道形成区的上方配置有第二绝缘层，/n在所述第二绝缘层的上方配置有第一导电层、第二导电层和第三导电层，/n所述第二晶体管的源极和漏极中的一个经由所述第一导电层与所述第一晶体管的栅极电连接，/n所述第一晶体管的源极和漏极中的一个与所述第二导电层电连接，/n所述第一晶体管的源极和漏极中的另一个与所述第三导电层电连接，/n在俯视时，所述第一沟道形成区不具有与所述第二沟道形成区重叠的区域，/n在俯视时，所述第二导电层在第一方向上延伸配置，/n在俯视时，所述第三导电层在所述第一方向上延伸配置，/n在俯视时，所述第一导电层在与所述第一方向交叉的第二方向上延伸配置。/n

【技术特征摘要】
20091029 JP 2009-249330;20100122 JP 2010-0126191.一种半导体器件，
具有第一晶体管和第二晶体管，
所述第一晶体管具有第一沟道形成区，
所述第二晶体管具有第二沟道形成区，
所述第一沟道形成区具有硅，
所述第二沟道形成区具有氧化物半导体，
在所述第一沟道形成区的上方配置有第一绝缘层，
在所述第一绝缘层的上方配置有所述第二沟道形成区，
在所述第二沟道形成区的上方配置有第二绝缘层，
在所述第二绝缘层的上方配置有第一导电层、第二导电层...

【专利技术属性】
技术研发人员：山崎舜平，
申请(专利权)人：株式会社半导体能源研究所，
类型：发明
国别省市：日本;JP