对半导体集成电路进行门级别仿真的方法和装置制造方法及图纸

一种对半导体集成电路（ＩＣ）进行门级别仿真的方法，包括：提供包括关于可变电源和可变地源的信息的网表，提供包括可变电源和可变地源的电路模型，以及通过使用电路模型对网表进行门级别仿真。

【技术实现步骤摘要】

本专利技术公开涉及仿真半导体集成电路(IC),更具体地涉及对半导体IC 进行门级别仿真的方法和装置。
技术介绍
可以在寄存器传输级别设计芯片。硬件描述语言(HDL)被用于寄存器 传输级别的设计。当在寄存器传输级别设计芯片时，该设计可被分析为门级 别的描述。当以门级别分析芯片时，可基于输入管脚状态确定输出管脚状态。然而， 输出管脚状态可受电源状态和地状态影响。例如，当仿真多电源的设计或电 源门控(power-gating)的设计时，芯片可被错误地仿真。因此，需要一种对半导体IC进行门级别仿真的方法和装置，用于多电源 的设计或电源门控设计。
技术实现思路
本专利技术的示例实施例提供一种用于对半导体集成电路(IC)进行门级别 仿真的方法。该方法包4舌才是供包4舌关于可变电源(variable power source ) 和可变地源(variable ground source )的信息的网表(netlist), ^是供包4舌可变 电源和可变地源的电路模型，并使用电路模型对网表进行门级别仿真。该方法可进一步包括基于仿真结果确定网表是否正常工作。仿真的结果 可基于可变电源和可变地源的状态。仿真可使用Verilog硬件描述语言 (HDL)。仿真可使用超高速专用集成电路硬件描述语言(VHDL)。本专利技术的示例实施例提供一种用于对半导体集成电路(IC)进行门级别仿真的装置。该装置包括数据库、建模工具、仿真器。数据库被配置以存储 关于可变电源和可变地源的信息。建模工具被配置以提供包括可变电源和可 变地源的电路模型。仿真器被配置以通过使用电路模型对网表进行门级别仿真。仿真器的输出可基于可变电源和可变地源的状态。仿真器可使用Verilog 硬件描述语言(HDL)。仿真器可使用超高速专用集成电路硬件描述语言 (VHDL )。本专利技术的示例实施例提供一种用于优化集成电路(IC)芯片的方法。该 方法包括提供包括关于可变电源和可变地源的信息的IC芯片的设计，通过 根据IC芯片的元件的电压要求的相似性以及可变电源和可变地源的时序划 分IC芯片设计的元件，而形成至少一个电压岛(voltage island ),对每个电压 岛进行门级别仿真，以输出包括关于电压要求和每个电压岛的时序的信息的 表，以及基于该表优化IC芯片的设计。该方法可包括将电路元件置于IC芯片上。每个电压岛的仿真可包括提 供包括关于可变电源和可变地源的对应的一个的信息的网表，通过使用网表 对电压岛进行门级别仿真。电压岛仿真的结果可基于可变电源和可变地源的 对应的一个的状态。本专利技术的示例实施例提供一种设计IC芯片的方法。该方法包括提供包 括可变电源和可变地源的电路模型，提供包括关于可变电源和可变地源的信 息的网表，通过使用电路模型对网表进行门级别仿真，基于仿真的结果确定 网表是否正常工作，以及当网表正常工作时生成网表的布局图。门级别仿真的结果可基于可变电源和可变地源的状态。网表的仿真可通 过使用Verilog硬件描述语言(HDL )执行。网表的仿真可通过使用超高速专 用集成电路硬件描述语言(VHDL)执行。附图说明图1是图示根据本专利技术的示例实施例的、对半导体集成电路(IC)进行 门级别仿真的方法的流程图；图2A是图示根据本专利技术的示例实施例的、由可变电源和可变地源供电 的緩冲器的电路模型的图；图2 B是图示不由可变电源和可变地源供电的緩冲器的电路模型的图；图3A是图示对应于图2A的緩沖器的Verilog硬件描述语言(HDL )的 示例的图；图3B是图示对应于图2B的緩冲器的Verilog硬件描述语言(HDL )的 示例的图；图4A和图4B是图示根据本专利技术的示例实施例的、p型金属氧化物半导 体(PMOS)开关和n型金属氧化物半导体(NMOS)开关的电路模型的图；图5A和图5B是图示分别对应于图4A和图4B的PMOS开关和NMOS 开关的Verilog HDL的示例的图；图6是图示用于图2A的緩冲器的图4A的PMOS开关和图4B的NMOS 开关的电路模型的图；图7是图示根据本专利技术的示例实施例的、用于对半导体IC进行门级别仿 真的装置的框图；图8是图示根据本专利技术的示例实施例的、设计IC的方法的流程图；图9是图示根据本专利技术的示例实施例的、设计包括电压岛的IC芯片的方 法的流程图；图IO是图示包括电压岛的IC芯片的框图；图11是图示根据本专利技术的示例实施例的、设计IC芯片的方法的流程图。具体实施方式现在将参照附图更充分地描述本专利技术的示例实施例。贯穿本申请相似的 参考标号代表相似的元件。将理解当一个元件被称为被"连接"或"耦合"到 另一个元件，其可以直接连接或耦合到其它元件或可能存在中间元件。将理解这里描述的系统和方法可以以各种形式的硬件、软件、固件、 专用处理器或它们的组合实施。特别地，本专利技术的至少一部分被优选地作为 包括程序指令的应用程序来实施，所述程序指令确实包含在一个或多个程序 存储设备(例如，硬盘、磁软盘、RAM、 ROM、 CD ROM等)上，并可由 包括合适的结构的、诸如具有处理器、存储器、以及输入输出接口的通用数 字计算机之类的任何设备或机器执行。将进一步理解由于附图中图示的某 些组成系统组件和处理步骤被优选地以软件实施，系统模块之间的连接(或 方法步骤的逻辑流程)可依赖本专利技术被编程的方式而不同。给出这里的^:学， 本领域普通技术人员将能够预期本专利技术的这些和相似的实施。 图l是图示根据本专利技术的示例实施例的、对半导体集成电路(IC)进行 门级别仿真的方法的流程图。参照图l，该方法包括提供包括关于可变电源和可变地源的信息的网 表(步骤S110)，提供包括可变电源和可变地源的电路模型(步骤S120)，以 及通过使用电路^f莫型仿真网表(步骤S130 )。该网表包括关于可变电源和可变地源的信息。因此，仿真的结果可准确 近似电路的实际工作。图2A是图示根据本专利技术的示例实施例的、由可变电源和可变地源供电 的緩冲器210的电路模型的图。图2B是图示不由可变电源和可变地源供电的緩冲器260的电路模型的、 用于将图2B的电路模型和图2A的电路模型进行比较的图。图3A是图示对应于图2A的緩冲器的Verilog硬件描述语言(HDL )的 示例的图。图3B是图示对应于图2B的緩冲器的Verilog硬件描述语言(HDL )的 示例的图。参照图2A，緩冲器210包括输入端口 220、输出端口 230、第一电源端 口 240、第二电源端口 250。在输入端口 220处接收输入A,从输出端口230 提供输出Y。将第一电源电压VDD施加到第一电源端口 240,将第二电源电 压VSS或地电压施加到第二电源端口 250。参照图3A，在行(1 )中使用Verilog HDL定义緩冲器210的变量，以 描述图2A的电路模型。将变量分为分别在行(2)到行(4)中的三组。在 行(5 )中将输入A设置为Yjnt。根据行(6 )中的第一电源电压VDD和第 二电源电压VSS,输出Y被更新为Y—int的值或可具有预定值的l，bx的值。 这里，当(VDD&!VSS)处于高状态时，将输出Y更新为Y—int的值，当 (VDD&!VSS)处于低状态时，将输出Y更新为l，bx的值。这里，"&"对应 于"与，，本文档来自技高网...

【技术保护点】
一种对半导体集成电路（ＩＣ）进行门级别仿真的方法，所述方法包括：　　　　提供包括关于可变电源和可变地源的信息的网表；　　　　提供包括所述可变电源和所述可变地源的电路模型；以及　　　　通过使用该电路模型对所述网表进行门级别仿真。

【技术特征摘要】
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【专利技术属性】
技术研发人员：金卓永，张善泳，宋亨洙，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]