一种硬件板卡的背板接口制造技术

本发明专利技术公开了一种硬件板卡的背板接口，其位于硬件板卡上，硬件板卡的业务数据处理单元通过所述背板接口与背板进行业务数据传输，其特征在于，所述背板接口包括：一组发送触发器，用于将硬件板卡预发送的业务数据送至背板；及一组接收触发器，用于采集接收背板来的数据，送往硬件板卡的业务数据处理单元。本发明专利技术通过增加两组触发器将发送端到接收端的时延进行切割，这样时延不会累积，在进行系统时序设计时只需关注收发触发器和背板时延的可靠性。

【技术实现步骤摘要】

本专利技术涉及通信领域，尤其涉及一种能消除硬件板卡槽位相关性的背 板接口设计方案。
技术介绍
在通信领域中，交换机、路由器以及各种传输设备通常采用有多个接 口卡槽位的机箱系统结构，各槽位硬件板卡通过背板插座接口与背板建立 连接，于是各硬件板卡之间就可以通过背板总线传递数据信息，其原理结 构如图1所示。在数据传输的过程中，各槽位的硬件板卡共享同一个时钟 源，在系统时钟单元发出的同相时钟(经背板分配至各槽位的系统时钟CLK1、 CLK2.......CLKN)的作用下，完成l丈据的发送和接收。当设备采用图1所示的系统结构时，如果硬件板卡在硬件上不做任何 特殊的设计，通常都会对槽位表现出很大的依赖性(即硬件板卡槽位相关 性)，也就是说， 一块硬件板卡插在一些槽位上可以正常工作，插在另一 些槽位上则可能不能正常工作。下面就对其原因进行具体说明。由于数据 传送过程中存在着芯片(例如可编程逻辑器件FPGA或业务处理芯片) 发送时延、发送板上数据传输时延、背板传输时延、接收板上数据传输时 延、芯片的接收时延，造成接收端数据较发送端数据有一个时延，这个时 延是上述各种时延累积的结果。由于硬件板卡和背板PCB介质材料特性和 布线上的差异性，传输时延的一致性很难保证，各芯片收发时延也没法控 制。时延不确定因素多，其后果就是时延总体波动大，如果接收端数据采 样时刻设计得不合适，就会出现接收数据与发送端发送的数据不一致的问题，数据传输可靠性也因此而变差。下面就以各硬件板卡发送和接收数据的器件都为可编程逻辑器件(比如是可编程逻辑器件FPGA1、 FPGA2和 FPGA3 )为例进行-说明，如图2所示，其为槽位1板卡向槽位2或槽位3 板卡传送数据的原理示意图。槽位1板卡FPGA1输出的8路数据信号 FDOUT0、 FD0UT1……FDOUT7,分别通过八根数据线发送到背板，然后 经过背板总线传输至槽位2 (或槽位3 )板卡，由FPGA2 (或FPGA3 )完 成八路数据FDINA0、 FDINA1……FDINA7 (或FDINB0、 FDINB1…… FDINB7)的接收。发送时钟CLK1和接收时钟CLK2、 CLK3均来自系统 时钟单元，数据的收发利用这些同源时钟的同沿(以上升沿为例)触发。 虽然理论上FPGA1同时向各条数据线发送数据，但发送时总是会存在细微 的时间差，而理论上FPGA2可以同时接收各条数据线上的数据，但接收时 总是会存在细微的时间差，再加上PCB是线时延也存在细微差异，就造成 FPGA1理论上同时发送的八路数据信号，在FPGA2接收时却无法同时接 收到，参见图3(a)，其表示FPGA2接收的8路数据信号时序图。对于FPGA2 来说，有的数据信号提前进入有效保持时间，有的滞后进入，这样数据总 线上的数据从最早有效到最晚有效会持续一段时间U,在这段时间内数据 总线不稳定。扣除总线不稳定期， 一个时钟周期内的其他时刻为稳定期S。 若以系统时钟的上升沿触发FPGA2接收数据的话，则只有时钟的上升沿落 在时间段S内，才能保证接收到正确的数据。另一方面，由于布线的差异性，不同槽位对应的背板数据总线时延不 同，即使是同一块硬件板卡，插在不同的槽位上工作时，数据总线稳定期 产生时刻以及持续时间长短也会有所不同，参见图3(b),其为FPGA3接收 的八路数据信号时序图。在使用同源时钟进行同步的情况下，要保证硬件 板卡在各个槽位都能正常工作，必须将时钟采样沿控制在各槽位总线稳定 期的交集内，即公共的稳定期内。然而这一公共的稳定期未必存在，即使 存在，因其时间短，对时钟的要求变得苛刻，而难以在工程上具体实现。为了解决上述问题，业界有一种方法，就是在每块硬件板卡上增加一 个时钟相位移动电if各，当硬件板卡在某个槽位上无法工作时，通过移动时钟相位，使FPGA2用来采集数据的时钟延时，以保证其上升沿落在数据总 线稳定期内。这种方法通常需要将硬件板卡插在每个槽位上，找出正常工 作时可以移动的时钟相位的范围，如果每个槽位可以调节的范围很大，并 且存在公共的范围，则只要将时钟相位调整到这个公共范围内，硬件板卡 就可以在任何槽位正常工作。采用这种方法，不仅大大增加了后期调试的 工作量，而且在实际应用时，传输时延由于电路板加工批次的差异和设计 上的修改而发生变化，测试时延并在接收端进行调整的方法将无法保证在 各种条件下都能可靠接收数据。所以，上述解决方案并没有达到理想效果。
技术实现思路
为了消除上述硬件板卡槽位相关性的问题，本专利技术提出了一种消除硬 件板卡槽位相关性的背板接口 。本专利技术提供的一种硬件板卡的背板接口，其位于硬件板卡上，硬件板 卡的业务数据处理单元通过所述背板接口与背板进行业务数据传输，所述 背板接口包括 一组发送触发器，用于将硬件板卡预发送的业务数据送至 背板；及一组接收触发器，用于采集接收背板来的数据，送往硬件板卡的 业务数据处理单元。其中，所述发送触发器和接收触发器的时钟信号触发端与背板的时钟 信号端相连。其中，所述发送触发器和接收触发器分别由系统同步时钟的 上升沿或下降沿触发。其中，所述发送触发器和接收触发器主要由同步触 发器构成。其中，所述发送触发器和接收触发器分别由D触发器构成。其 中，所述同步触发器为D触发器、Q触发器、同步JK触发器、同步RS触 发器中的一种或几种的组合结构。其中，所述发送触发器和接收触发器的 数据输出和输入端分别通过数据线与背板的发送和接收数据接口相连,且背板数据走线等长布线。与现有技术相比，本专利技术所设计的背板接口具有以下优点在硬件板卡的背板接口侧，采用系统时钟控制的同步触发器将发送数 据打出，这样就去除了时延累积对发送数据的影响，保证了硬件板卡发送给背板的数据的时延一致性；采用系统时钟控制的同步触发器对接收数据 进行采样，这样就去除了时延累积对接收数据的影响，保证了背板传送给 硬件板卡的数据的时延一致性；再加上背板数据走线的等长设计和系统整 体的同步设计，就保证了各槽位数据收发相位的一致性，使接收端可以稳 定、可靠地接收数据。附图说明图l为现有技术中，有多个接口卡槽位的机箱系统原理结构示意图； 图2为现有技术中，不同槽位板卡之间进行数据传递的原理结构示意图；图3(a)为图2的FPGA2接收的八路数据信号时序图； 图3(b)为图2的FPGA3接收的八路数据信号时序图； 图4为本专利技术所提供的背板接口的结构示意图； 图5为本专利技术所提供的背板接口的实施例结构示意图； 图6(a)为图5所示接口电路中D触发器412输入、输出数据的逻辑时 序图。图6(b)为图5所示接口电路中D触发器413输入、输出数据的逻辑时 序图。具体实施方式以下将详细描述本专利技术的各较佳实施例。本专利技术的设计思路是在硬件板卡上背板侧增加两组发送和接收触发器，这两组触发器将发送端到接收端的时延进行切割，这样时延不会累积， 在进行系统时序设计时只需关注收发触发器和背板时延的可靠性，而硬件 板卡上自身器件的时延配合，则由硬件板内控制。从采用这种设计方式， 可以使发送端到接收端的数据时延波动范围减小，系统同步设计变得容易 实现，这样就为解决板卡槽位相关性提供了一种结构简单、易于实现、成 本低廉且能保证数据传输质量的有效背板接口 ，以下参见图4本文档来自技高网...

【技术保护点】
一种硬件板卡的背板接口，其位于硬件板卡上，硬件板卡的业务数据处理单元通过所述背板接口与背板进行业务数据传输，其特征在于，所述背板接口包括：一组发送触发器，用于将硬件板卡预发送的业务数据送至背板；及一组接收触发器，用于采集接收 背板来的数据，送往硬件板卡的业务数据处理单元。

【技术特征摘要】
1、一种硬件板卡的背板接口，其位于硬件板卡上，硬件板卡的业务数据处理单元通过所述背板接口与背板进行业务数据传输，其特征在于，所述背板接口包括一组发送触发器，用于将硬件板卡预发送的业务数据送至背板；及一组接收触发器，用于采集接收背板来的数据，送往硬件板卡的业务数据处理单元。2、 根据权利要求1所述的背板接口，其特征在于，所述发送触发器和 接收触发器的时钟信号触发端与背板的时钟信号端相连。3、 根据权利要求1所述的背板接口，其特征在于，所述发送触发器和 接收触发器分别由系统同步时钟的上升沿或下降沿触发。...

【专利技术属性】
技术研发人员：柯楚，石鸿斌，
申请(专利权)人：中兴通讯股份有限公司，
类型：发明
国别省市：94[中国|深圳]