用于传送命令和地址信号的方法和设备技术

用于存储装置的通信命令和地址输入的设备和方法。在一个实施例中，存储装置包括由命令总线接口中的一部分引脚和地址总线接口中的一部分引脚确定的共用总线接口。根据由存储控制器断言的给定命令／地址组合，引脚的每一部分被配置为接收地址和命令输入。

【技术实现步骤摘要】

本专利技术涉及计算机技术，具体而言，涉及用于传送命令和地址 信号的方法和设备。
技术介绍
现代计算机系统一般包括可以被诸如存储器控制器的控制装 置存取和/或控制的存储装置。存储控制器可以经由 一个或多个总线 与存储装置通信。例如，可以通过命令总线和地址总线连接存々者控 制器和存储装置。命令总线被配置为提供一个或多个控制信号给存 储装置，而地址总线被配置为提供地址信号给存储装置。作为一个 实例，在给定时钟周期中，可以分别经由命令总线和地址总线通过 将多个控制信号和地址信号从存储控制器传输到存储装置来从存 储装置中读取数据。然后通过存储装置对输入信号进行解码，在此 后将所请求的数据返回到存储控制器。给定命令或地址通常经由相应的命令总线(在命令情况下)或 地址总线(在地址的情况下)通过多个传播的输入来确定。将每个 输入提供给存储装置的相应接口上的相应引脚。因此，在给定周期 中给定的命令/地址输入组合可以要求存储装置上的命令总线接口的N个引脚的N个命令输入，以及存储装置上的地址总线接口的P 个引躲卩的P个;也*止$#入。在制造存储装置中考虑的 一种设计是，支持命令和地址的各种 组合所要求的输入引脚数。所要求的引脚的数越多，最后所得到的 存储装置的体积越大且成本越高。因此，需要减少存储器与控制装置(诸如存储控制器或处理器) 连接所需的引脚数。
技术实现思路
本专利技术的实施例总的来说提供了用于经由共用接口传输信号 的方法和装置。一个实施例提供了具有命令总线接口的存储装置，该命令总线 接口具有专用于接收命令输入的一个或多个命令引脚和用于选择性接收地址输入和命令输入的一个或多个共用引脚；以及地址总线 接口 ，该地址总线接口具有一个或多个专用于接收地址输入的地址 引脚以及一个或多个用于选择性地4妄收地址输入和命令输入的共 用引脚。附图说明为了可以更详细i也理解本专利技术的上述4争4正，4寻结合实施例详细 描述本专利技术以上所述的特征，其中一些实施方式在附图中给出。然 而，应当注意，附图仅描述了本专利技术的典型实施例，因此并不能认 为限制其范围，本专利技术可以包括其它同等效果的实施例。图1是描述了根据本专利技术的一个实施例的存储装置和控制器的 框图。图2是描述了才艮据本专利技术的一个实施例的命令和地址输入的框图。图3是描述了根据本专利技术的一个实施例的命令和地址输入的时 序图。图4是描述了根据本专利技术的一个实施例的多个周期命令和地址 输入的框图。图5是描述了 4艮据本专利技术的一个实施例的多个周期命令和地址丰lr入的时序图。图6是描述了根据本专利技术的 一个实施例的存储装置的框图。图7是描述了根据本专利技术的一个实施例的存储装置的命令和地 址信号处理电路的对匡图。具体实施例方式本专利技术的实施例总的来说提供了用于存储装置的通信命令和 地址lt入的装置和方法。才秦下来，将参考本专利技术的实施例。然而，应理解，本专利技术并不 限于具体描述的实施例。而是，无i仑是否涉及不同实施例，预计以 下特征和元件的任意组合能够实施和实现本专利技术。此外，在各种实 施例中，本专利技术提供了许多优于现有技术的优点。然而，虽然本发 明的实施例可以实现优于其他可能的解决方案和/或优于现有纟支术 的优点，但是无论特定的优点是否是通过给定的实施例来实现的， 都不限于本专利技术。因而，以下方面、特点、实施例和优点4又是示例 性的，除非明确表示，否则不认为是所附权利要求的要素或限制。 然而，参考本专利技术应该不理解为这里公开的任一本
技术实现思路
的 一般化并应该不被认为是所附权利要求的要素或限制。同样，以下使用的信号名称是示例性的名称，表示信号用于执 行给定存储装置中的各种功能。在一些情况下，相关信号可以因设备不同而不同。此外，下面在附图中描述的电路和i殳备4又是本专利技术的示例性实施例。作为本领域:技术人员i人识到的是，可以通过4壬意 存储装置利用本专利技术的实施例。图1是描述了根据本专利技术的一个实施例的装置100的框图。示例性地，装置100包括存储控制器101和存储装置102。存储装置 102可以是任意类型的存储器。例如，在示例性的实施例中，存储 装置102是同步动态随机存取存储器(SDRAM )。 SDRAM可以是 单倍数据率SDRAM、双倍数据率(DDR) SDRAM或多倍数据率 SDRAM的任何后代(例如，DDR-III SDRAM )。可选地，存储装 置102可以是DDR同步图形RAM( SGRAM )、 DDR快速周期RAM (FCRAM )、 SRAM或任何其它合适的存储装置或上述存储装置的 组合。在SDRAM的情况下，在通过控制器101发布的时钟信号 (CLK)上记录存储装置102的命令和地址输入。如下面更详细地 描述，控制器101可以发布任意数量的预定命令/地址组合。为此， 控制器101可以包括多路复用器(MUX) 103，其^皮配置为选择性 地输出期望的命令/地址组合。在一个实施例中，存《诸装置102通过命令总线104和地址总线 106连接至存储控制器101。命令总线104将输入提供给存储装置 102的第一多个引脚108中，而地址总线106将输入提供给存储装 置102的第二多个引脚110。在一个实施例中，第一多个引脚108 的一部分112专用于接收命令输入(其在这里可以被称为命令引脚 112或命令输入接口 )且第二多个引脚110的一部分114专用于接 收地址输入(其在这里可以被称为地址引脚114或地址输入接口 )。 此夕卜，第一多个引脚108的共用部分116i和第二多个引脚110的共用部分1162共同形成共用接口 116。共用接口 116被配置为不定地 接收命令输入和地址输入。即，对于给定周期，共用接口116的引 脚接收命令输入和/或地址输入。因此，对于任意给定周期，命令总线104和地址总线106可以 分别寻址(address)地址输入和命令输入。同样，应该理解，引用 作为命令总线的总线104和作为地址总线的总线106是部分4壬意的 并为方便起见而完成的。然而，因为设想命令总线104的部分宽度 可以保留为命令输入(与命令引脚112相对应)且地址总线106的 部分宽度可以保留为地址输入(与地址引脚114相对应)，参考命 令总线和地址总线^呆留一些固有的意义。更具体地i兌，可以 参考第一总线和第二总线，其每个都具有一些用于特定输入类型 (命令或地址)的固定或专用引脚和一些可以在任意给定 周期内分配给不同输入类型的可变引脚(共用^妻口 116)。在一个实施例中，存储控制器101和存储装置102符合电子设 备工程联合委员会(JEDEC)低功率双倍数据率(LPDDR)同步动 态随接存取存储器(SDRAM)规范。因此，总线104和106可以 支持各种信号的传播(诸如，写允许(WE)、行存取选通(RAS)、 列存取选通(CAS)、以及芯片选择(CS))。然而，在这里使用的 特定接口术语仅是示例性的且并不用于限制本专利技术。现在参考图2，示出了描述根据本专利技术的一个实施例的命令和 地址输入的第一引脚分配图。图2对应于单倍数据率环境，在该环 境中，爿f又在CLK的上升沿上转换凝:据。示例性地，图2示出了用 于三个不同命令的4戈表性的引脚分酉己202-204: Command—A、 Command—B和Command_C。每个命令可以与本文档来自技高网...

【技术保护点】
一种装置，包括：命令总线接口，包括专用于接收命令输入的一个或多个命令引脚和用于选择性地接收地址输入和命令输入的一个或多个共用引脚；以及地址总线接口，包括专用于接收地址输入的一个或多个地址引脚和用于选择性地接收地址输入和命令输 入的一个或多个共用引脚。

【技术特征摘要】
US 2006-10-25 11/552,7521.一种装置，包括命令总线接口，包括专用于接收命令输入的一个或多个命令引脚和用于选择性地接收地址输入和命令输入的一个或多个共用引脚；以及地址总线接口，包括专用于接收地址输入的一个或多个地址引脚和用于选择性地接收地址输入和命令输入的一个或多个共用引脚。2. 根据权利要求1所述的装置，其中，所述地址总线接口的所述 一个或多个共用引脚可通信地连接至地址解码器和模式寄存器。3. 根据权利要求1所述的装置，还包括预解码器，所述预解码器 可通信地连接于所述一个或多个命令引脚并被配置为将在所 述一个或多个命令引脚上4妄收的控制输入解码成多个命令类 信号。4. 根据权利要求1所述的装置，还包括预解码器，可通信地连4妻于所述一个或多个命令引脚并 被配置为将在所述一个或多个命令引脚上接收的控制输入解 石马成多个命令类4言号；以及至少一个命令解码器，j妻收所述多个命令类信号之一以 及来自 一个或多个所述共用引脚的一个或多个命令llr入作为 输入。5. 根据权利要求1所述的装置，还包括易失性存储阵列，其根据经由所述命令总线接口和所述 ;也址总线^接口^妄收的所述;也址输入可寻址。6.一种存储装置，包括命令总线接口，包括专用于接收命令输入的一个或多个 命令引脚和用于选择性接收地址输入和命令输入的一个或多个共用引脚；地址总线接口，包括专用于接收地址输入的一个或多个 地址引脚和用于选择性接收地址输入和命令输入的一个或多 个共用引脚；预解码器，可通信地连接于所述一个或多个命令引脚并 净皮配置为将在所述一个或多个命令引脚上4妻收的控制输入解 码成多个命令类信号；第一命令解码器，用于接收所述多个命令类信号中的第 一命令类信号和来自所述命令总线^妄口和所述地址总线^接口的所述共用引脚的一个或多个命令输入作为输入；以及第二命令解码器，用于接收所述多个命令类信号中的第 二命令类信号和^又来自所述命令总线接口的所述共用引脚的一个或多个命令输入作为输入。7.根据权利要求6所述的存储装置，其中，所述地址总线接口的 所迷一个或多个共用引脚可通信地连接于i也址解码器和才莫式 寄存器。8.根据权利要求6所述的存储装置，其中，所述第一命令解码器 使用来自连接于所述第 一命令解码器的所述共用引脚的所述 命令输入将所述第一命令类信号扩展为多个命令信号。9. 根据权利要求6所述的存储装置，其中，所述第二命令解码器 使用来自连接于所述第二命令解码器的所述共用引脚的所述 命令输入将所述第二命令类信号扩展为多个命令信号。10. —种存储装置，包括命令总线4妾口，包括专用于4矣收命令输入的一个或多个 命令引脚和用于选择性4妻收地址输入和命令输入的一个或多 个共用引脚；地址总线接口 ，包括专用于^妄收地址输入的一个或多个 地址引脚和用于选择性^接收地址i^入和命令输入的一个或多 个共用引脚；预解码器，可通信地连接于所述一个或多个命令引脚并 被配置为将在所述一个或多个命令引脚上接收的控制输入解 码为多个命令类信号；第一命令解码器，用于接收所述多个命令类信号中的第 一命令类信号和来自所述命令总线接口和所述地址总线接口 的所述共用引脚的一个或多个命令输入作为输入；第二命令解码器，用于接收所述多个命令类信号中的第 二命令类信号和^又来自所述命令总线4妄口的所述共用引脚的 一个或多个命令输入作为输入；地址解码器，连接于所述命令总线4妻口和所述地址总线 *接口的所述共用引脚；第一驱动器，其被设置在用于将所述地址解码器连接至 所述命令总线接口的第一信号路径上，通过所述多个命令类信 号中的所述第一命令类信号使所述第一驱动器工作；以及 第二驱动器，其被设置在用于将所述地址解码器连接于 所述地址总线接口的第 一信号路径上，通过所述多个命令类信 号中的所述第二命令类信号使所述第二驱动器工作。11. 根据权利要求IO所述的存储装置，其中，所述地址总线接口的所述一个或多个共用引脚可通信地连4妻于所述地址解码器 和模式寄存器。12. 根据权利要求IO所述的存储装置，其中，所述第一命令解码 器使用来自连接于所述第一命令解码器的所述共用引脚的所 述命令输入将所述第 一命令类信号扩展为多个命令信号。13. 根据权利要求IO所述的存储装置，其中，所述第二命令解码 器使用来自连接于所述第二命令解码器的所述共用引脚的所 述命令输入将所述第二命令类信号扩展为多个命令信号。14. 一种设备，包括存储控制器，被配置为断言多个地址/命令组合，所述多 个地址/命令组合中的每一个都包括多个地址输入和命令输 入；以及存储装置，包括命令总线接口，包括专用于接收命令输入的一个或多 个命令引脚和用于选择性接收地址输入和命令输入的一 个或多个共用引脚，所述命令总线接口通过命令总线连接 至所述存储控制器；以及地址总线4妻口，包括专用于4妻收地址输入的一个或多 个地址引脚和用于选择性接收地址输入和命令输入的一 个或多个共用引脚，所述地址总线接口通过地址总线连接 至所述存储控制器。15. 根据权利要求14所述的设备，其中，所述地址总线接口的所 述一个或多个共用引脚可通信地连4妄至地址解码器和才莫式寄 存器。16. 根据权利要求14所述的设备，其中，所述存储装置还包括预 解码器，所述预解码器可通信地连^妄至所述一个或多个命令引 脚并被配置为将在所述一个或多个命令引脚上接收的控制输 入解码为多个命令类信号。17. 根据权利要求14所述的设备，其中，所述存储装置还包括预解码器，可通信地连接至所述一个或多个命令引脚并 被配置为将在所述一个或多个命令引脚上...

【专利技术属性】
技术研发人员：吴忠勋，
申请(专利权)人：奇梦达北美公司，
类型：发明
国别省市：US[美国]