电子控制装置制造方法及图纸

提高使用能方便地进行高速读写的非易失性存储器ＭＲＡＭ的电子控制装置的安全性。从外部工具（１０８）写入控制程序的ＭＲＡＭ（１２０Ａ）具有带纠错码的写入电路（１２２）、译码读出电路（１２３）、以及将差错发生地址号作为差错数据写入的差错寄存器（１２５ａ、１２５ｂ），若在指定差错发生地址并进行确认读出时仍然发生差错，则进行重复异常判断，并作异常通知。ＭＲＡＭ（１２０Ａ）的程序存储区通常为写入禁止状态，连接外部工具（１０８）时解除禁止状态。将差错寄存器（１２５ａ、１２５ｂ）设置在不成为写入禁止对象的数据存储区。

【技术实现步骤摘要】

本专利技术涉及具有将作为能方便地进行高速读写的非易失性存储器的MRAM (Magnetic Random Access Memory:磁随机存取存储器)用作程序存储器和数据 存储器的微处理器的电子控制装置的改进。
技术介绍
在使用微处理器的电子控制装置中，正在研究使用作为能方便地进行高速 读写的非易失性存储器的MRAM，以代替将掩模ROM或快速擦写存储器等非 易失性存储器当作程序存储器、并将有后备电池的RAM当作运算处理用的数 据存储器的已有存储器结构。然而，在能方便地进行高速读写的反面，存放的数据因噪声误动等而容易 变化的可能性大，需要慎重使用。例如，根据专利文献1的车载控制装置，构成将MRAM的存储区分为 RAM区和ROM区，设置对ROM区的写入禁止单元，并在对RAM区连接维 护工具时，能根据来自控制端子的指令进行禁止写入，以免错删保存数据，关 心避免进行不小心的写入、删除。根据专利文献2的固体存储装置的纠错编码和译码，揭示使用固体存 储装置(MRAM)存放的纠错编码数据取得纠错译码数据的MRAM，在有限位数 的复原发生误码的情况下，将读出数据复原。此外，作为与本专利技术关联的技术， 根据专利文献3的微计算机程序区数据维护方法，其揭示的维护方法将存 储器的程序区划成适当的区，从而划为多个数据块，并在各数据块分别将存放 的程序数据的和数校验数据和纠错码一起存放，在启动微计算机时进行程序数 据的和数校验，而且和数校验不一致的情况下启动修复程序，推断出程序数据 异常部位，进而算出该部位的正常数据，并修复程序数据。 专利文献l:特开2003 — 104137号公报，图3、说明书摘要专利文献2:特开2003 — 115197号公报，图1、说明书摘要 专利文献3:特开2005 — 208958号公报，图l、说明书摘要根据上述专利文献l，重点在于不执行错误写入用的写入禁止功能，未谈到 纠正发生的差错或检测出不能纠正的差错和异常处理措施，存在仅进行禁止写 入不能得到安全性高的控制装置的缺点。根据上述专利文献2，可纠正的差错 位数有限，未谈到对付超过该界限的位数的差错的处理。例如，对4位数据添加3位纠错码时，能纠正l位范围内的差错，但存在 发生2位误码就不能纠正的问题，在该状态下使微处理器工作是危险的。然而，为了可作多位纠错而加长纠错码位数，则存在存储器大型且高价的 缺点。根据上述专利文献3，即使1个数据中发生多位误码也能估算原来的正确数 据，但存在多个数据零星发生误码时不能恢复的问题。本专利技术的目的在于提供一种电子控制装置，该电子控制装置在带有结构上 做成在有限位数范围复原并读出误码的纠错码的MRAM中，能预防对MRAM 误写入，并能修复写入，还检测出发生难修复的异常，提高安全性。
技术实现思路
为了解决上述课题，本专利技术的电子控制装置，.具有从外部电源供电并根据 输入传感器群的工作状况对电负载群进行驱动控制的微处理器，从外部工具对 与该微处理器协同工作的非易失性程序存储器传送并写入含控制常数的控制 程序，其中，所述微处理器根据作为能进行电读写的非易失性存储器的MRAM (Magnetic Random Access Memory:磁随机存取存储器)中存放的控制程序进行 工作、并且将该MRAM划分成在从所述外部工具传送并写入后以所述微处理 器运转中未改变改写的输入输出控制程序为主体的程序存储区和所述微处理 器运转中随时改变改写的数据存储区不同的地址区进行存放。所述MRAM还包含对来自所述微处理器的写入指令信号作出响应并对指定 地址的存储单元写入添加纠错码的保存数据用的带纠错码的写入电路、对来自所述微处理器的读出指令信号作出响应并从指定地址的存储单元将所述保存 数据译码并读出的译码读出电路、设置在所述数据存储区的差错寄存器、以及 成为设置在所述程序存储区的确认读出单元和重复异常判断单元的控制程序， 并且构成将来自所述微处理器的写入指令信号通过写入禁止/解除单元供给 所述MRAM。所述差错寄存器是特定地址存储器，在所述存储单元保存的数据 有错码时，将发生差错的地址号当作差错数据加以存放，该保存差错数据是由 所述微处理器加以复原或作转移疏散后首次产生的差错数据，或通过依次读出 所述存储单元的各地址的内容而在新地址有误码，则存放依次更新的差错数据。所述确认读出单元是对所述差错寄存器存放的差错数据作出响应且将所述 差错数据复原或加以转移疏散后，再次访问差错发生地址，再次读出并确认所 述差错寄存器的内容的单元。所述重复异常判断单元是在所述确认读出单元读出的差错寄存器的内容包 含相同的差错数据时，判断为同一地址的存储器的内容连续异常的单元。所述写入禁止/解除单元对存放所述控制程序的所述MRAM的程序存储 区，禁止将所述微处理器的写入指令信号供给所述MRAM，并在处于连接外部 工具对所述MRAM写入控制程序的状态时，对所述微处理器解除所述写入禁 止功能，在不连接外部工具、打算进行所述控制程序的修复写入时，将所述写 入禁止功能作为例外加以解除，而且对所述重复异常判断单元判断为异常时或 进行多次异常判断时作出响应，执行包含异常通知或异常发生信息保存中至少 一方的异常处理。根据上述本专利技术的电子控制装置，将具有纠错功能的磁随机存取存储器 (MRAM)用作对微处理器的程序存储器，该MRAM添加差错寄存器，还具有基 于确认读出单元的重复异常判断单元和写入禁止/解除单元。因此，除MRAM的自纠功能外，还进行写入禁止/解除单元的误写入预 防处理，更由重复异常判断单元检测出MRAM发生异常，并能不过度感应瞬 时噪声误动地进行异常处理，因此控制装置的安全性提高，避免过大的ECC(纠 错码)数据造成的MRAM大型化，具有能有效应用可方便地进行读写的MRAM 的效果。附图说明图1是本专利技术实施例装置1的电路框图。图2是说明图1的装置的第l异常判断所涉及的动作用的流程图。 图3是说明图1的装置的第2异常判断所涉及的动作用的流程图。 图4是说明图1的装置的检査动作所涉及的动作的流程图。图5是本专利技术实施例装置2的电路框图。图6是说明图5的装置的第1异常判断所涉及的动作用的流程图。 图7是说明图5的装置的第2异常判断所涉及的动作用的流程图。 图8是说明图5的装置的检査动作所涉及的动作的流程图。 图9是本专利技术实施例装置3的电路框图。图10是说明图9的装置的第1异常判断所涉及的动作用的流程图。图11是说明图9的装置的第2异常判断所涉及的动作用的流程图。图12是说明图9的装置的检査动作所涉及的前半动作的流程图。图13是说明图9的装置的检査动作所涉及的后半动作的流程图。图14是说明图9的装置的写入禁止/解除动作所涉及的动作的流程图。具体实施方式 实施方式1 (l)组成详细说明下面，说明示出本专利技术实施例装置1的电路框图的图1。图1中，电子控制装置IOOA例如是车载发动机的控制装置。电子控制装置 IOOA中，通过电源继电器的输出接点103b连接作为车载蓄电池的外部电源 101，并通过电源开关102将电源继电器的励磁线圈103a连接到外部电源101。将负载电源继电器的励磁线圈104a的正端通过电源开关102连接到外部电 源101，但负端由后面阐述的翻转驱动电路元件114控制其本文档来自技高网...

【技术保护点】
一种电子控制装置，具有从外部电源供电并根据输入传感器群的工作状况对电负载群进行驱动控制的微处理器，从外部工具对与该微处理器协同工作的非易失性程序存储器传送并写入含控制常数的控制程序，其特征在于，所述微处理器根据作为能进行电读写的非易失性存储器的ＭＲＡＭ（ＭａｇｎｅｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ：磁随机存取存储器）中存放的控制程序进行工作、并且将该ＭＲＡＭ划分成在从所述外部工具传送并写入后，以所述微处理器运转中未改变改写的输入输出控制程序为主体的程序存储区和所述微处理器运转中随时改变改写的数据存储区不同的地址区进行存放；所述ＭＲＡＭ还包含对来自所述微处理器的写入指令信号作出响应并对指定地址的存储单元写入添加纠错码的保存数据用的带纠错码的写入电路、对来自所述微处理器的读出指令信号作出响应并从指定地址的存储单元将所述保存数据译码并读出的译码读出电路、设置在所述数据存储区的差错寄存器、以及成为设置在所述程序存储区的确认读出单元和重复异常判断单元的控制程序，并且构成将来自所述微处理器的写入指令信号通过写入禁止／解除单元供给所述ＭＲＡＭ；所述差错寄存器是特定地址存储器，在所述存储单元保存的数据有错码时，将发生差错的地址号当作差错数据加以存放，该保存差错数据是由所述微处理器加以复原或作转移疏散后首次产生的差错数据，或通过依次读出所述存储单元的各地址的内容而在新地址有误码，则存放依次更新的差错数据；所述确认读出单元对所述差错寄存器存放的差错数据作出响应，将所述差错数据复原或加以转移疏散后，再次访问差错发生地址，再次读出并确认所述差错寄存器的内容；所述重复异常判断单元在所述确认读出单元读出的差错寄存器的内容包含相同的差错数据时，判断为同一地址的存储器的内容连续异常；所述写入禁止／解除单元对存放所述控制程序的所述ＭＲＡＭ的程序存储区，禁止将所述微处理器的写入指令信号供给所述ＭＲＡＭ，并在处于连接外部工具对所述ＭＲＡＭ写入控制程序的状态时，对所述微处理器解除所述写入禁止功能，在不连接外部工具、打算进行所述控制程序的修复写入时，将所述写入禁止功能作为例外加以解除，而且对所述重复异常判断单元判断为异常时或进行多次异常判断时作出响应，执行包含异常通知或异常发生信息保存中至少一方的异常处理。...

【技术特征摘要】
JP 2006-12-28 2006-3553111、一种电子控制装置，具有从外部电源供电并根据输入传感器群的工作状况对电负载群进行驱动控制的微处理器，从外部工具对与该微处理器协同工作的非易失性程序存储器传送并写入含控制常数的控制程序，其特征在于，所述微处理器根据作为能进行电读写的非易失性存储器的MRAM(Magnetic Random Access Memory磁随机存取存储器)中存放的控制程序进行工作、并且将该MRAM划分成在从所述外部工具传送并写入后，以所述微处理器运转中未改变改写的输入输出控制程序为主体的程序存储区和所述微处理器运转中随时改变改写的数据存储区不同的地址区进行存放；所述MRAM还包含对来自所述微处理器的写入指令信号作出响应并对指定地址的存储单元写入添加纠错码的保存数据用的带纠错码的写入电路、对来自所述微处理器的读出指令信号作出响应并从指定地址的存储单元将所述保存数据译码并读出的译码读出电路、设置在所述数据存储区的差错寄存器、以及成为设置在所述程序存储区的确认读出单元和重复异常判断单元的控制程序，并且构成将来自所述微处理器的写入指令信号通过写入禁止/解除单元供给所述MRAM；所述差错寄存器是特定地址存储器，在所述存储单元保存的数据有错码时，将发生差错的地址号当作差错数据加以存放，该保存差错数据是由所述微处理器加以复原或作转移疏散后首次产生的差错数据，或通过依次读出所述存储单元的各地址的内容而在新地址有误码，则存放依次更新的差错数据；所述确认读出单元对所述差错寄存器存放的差错数据作出响应，将所述差错数据复原或加以转移疏散后，再次访问差错发生地址，再次读出并确认所述差错寄存器的内容；所述重复异常判断单元在所述确认读出单元读出的差错寄存器的内容包含相同的差错数据时，判断为同一地址的存储器的内容连续异常；所述写入禁止/解除单元对存放所述控制程序的所述MRAM的程序存储区，禁止将所述微处理器的写入指令信号供给所述MRAM，并在处于连接外部工具对所述MRAM写入控制程序的状态时，对所述微处理器解除所述写入禁止功能，在不连接外部工具、打算进行所述控制程序的修复写入时，将所述写入禁止功能作为例外加以解除，而且对所述重复异常判断单元判断为异常时或进行多次异常判断时作出响应，执行包含异常通知或异常发生信息保存中至少一方的异常处理。2、 如权利要求1中所述的电子控制装置，其特征在于， 所述MRAM还具有纠错写入单元，并且所述差错寄存器是位于第l特定地址的第1差错寄存器，该第1差错寄存器在指定地址的所述存储单元的内容可 译码范围的位数以内发生差错、且读出的保存数据是所述译码读出电路译码并 纠错后的数据时，将发生该差错的地址号作为第1差错数据加以存放；所述确认读出单元是第1确认读出单元，该第1确认读出单元对所述第1 差错寄存器存放的第1差错数据作出响应，在将该第1差错数据复原或加以转 移疏散后，再次访问差错发生地址，再次读出并确认所述第1差错寄存器的内 容；所述纠错写入单元是修复写入单元，该修复写入单元对作为所述第l确认 读出单元的读出结果，仍然在第1差错寄存器存放第1差错数据作出响应，将 通过所述译码读出电路读出的差错发生地址的保存数据经所述带纠错码的写 入电路，对所述MRAM的差错发生地址进行盖写并加以保存；所述重复异常判断单元是第1重复异常判断单元，该第1重复异常判断单 元在所述第1确认读出单元进行读出确认时、或所述纠错写入单元进行纠错写 入后的读出确认中所述第1差错寄存器的内容再次包含相同的差错数据时，判 断为同一地址的内容连续异常；所述写入禁止/解除单元在所述纠错写入单元的修复操作时，解除所述写 入禁止功能。3、 如权利要求2中所述的电子控制装置，其特征在于， 所述MRAM除具有所述第1差错寄存器外，还具有第1差错标记产生电路；所述第1差错标记产生电路是逻辑电路，该逻辑电路在指定地址的所述存储单 元的内容可译码范围的位数内发生差错、且读出的保存数据由所述译码读出电路译码并纠错时，产生作为二值化逻辑信息的第l差错标记；将所述第1差错标记连接到所述微处理器的中断输入端子，所述第1确认 读出单元和所述纠错写入单元对发生该第1差错标记作出响应，并加以执行，进行所述第1重复异常判断单元的重复异常判断，并在规定时间后自动将该第 l差错标记复原、或由所述微处理器将其复原。4、 如权利要求2中所述的电子控制装置，其特征在于，所述MRAM具有所述第l差错寄存器或第l差错标记产生电路中的至少一方，并具有包含响应第1差错的发生地进行工作的第1累计单元和第1零星发生异常检测单元的第1零星发生异常判断单元；所述第1差错标记产生电路是逻辑电路，该逻辑电路在指定地址的所述存 储单元的内容可译码范围的位数内发生差错、且读出的保存数据是由所述译码 读出电路译码并纠错的数据时，产生作为二值化逻辑信息的第1差错标记；所述第1差错是定期监视并检测出所述第1差错寄存器是否存放第1差错数据、或是否发生所述第l差错标记的涉及是否有差错的定期信息；所述第1累计单元具有第1当前值寄存器，所述第1累计单元对所述第1 差错的发生作出响应，对该第1当前寄存器值加上或减去第2增量值，所述第1差错寄存器或第1差错标记进行复原或转移疏散、并且如果不发生第1差错， 就进行对第1当前值寄存器的加减校正，以便减去或加上第1增量值进行相互 抵消，所述第l差错的非工作状态继续时，在规定的正常侧临界值，停止第l增量值的加减校正；所述第1零星发生异常检测单元根据所述第1、第2增量值的累计，在所述 第1当前值寄存器的值为所述规定异常侧临界值范畴外时，产生第1异常检测 信号；其中将所述第2增量值设定成大于所述第l增量值而且小于作为所述异常侧临界值与所述正常侧临界值之差的容许临界值，并对所述第1重复异常判 断单元进行异常判断和所述第1零星发生异常判断单元进行异常判断作出响应，执行包含异常通知或异常发生信息保存中的至少一方的异常处理。5、 如权利要求4中所述的电子控制装置，其特征在于，所述第1累计单元利用所述第1确认读出单元进行读出确认时、或所述纠错写入单元进行纠错写入后的读出确认中，发生再次发生所述第1差错的重复 异常时，对所述第1累计单元加上或减去作为大于等于所述第2增量值的值的 第3增量值。6、 如权利要求2中所述的电子控制装置，其特征在于， 所述MRAM除具有所述第1差错寄存器外，还具有第1差错标记产生电路，并具有包含第1累计单元和第1零星发生异常检测单元的第1零星发生异常判 断单元；所述第1差错标记产生电路是逻辑电路，该逻辑电路在指定地址的所述存 储单元的内容可译码范围的位数内发生差错、且读出的保存数据由所述译码读出电路译码并纠错时，产生作为二值化逻辑信息的第1差错标记；所述第1差错标记根据所述MRAM的每一访问地址是否发生差错，其工作 状态变化；所述第1累计单元是硬件构成的异常计数电路，对所述第1差错标记的发 生次数进行加法或减法运算，并利用所述微处理器供给的读出指令信号的分频 信号或规定周期的时钟信号使加法运算或减法运算初始化；所述第1零星发生异常检测单元根据所述异常计数电路的当前值为规定的 设定阈值的范畴外，产生成为第l异常检测信号的计数输出，并对所述第l重 复异常判断单元进行异常判断和所述第1零星发生异常判断单元进行异常判断 作出响应，执行包含异常通知或异常发生信息保存中的至少一方的异常处理。7、 如权利要求1中所述的电子控制装置，其特征在于， 所述差错寄存器是位于第2地址的第2差错寄存器，该第2差错寄存器在指定地址的所述存储单元的内容发生超过可译码范围的差错、且读出的保存数 据是不能保证与最初保存的数据一致的数据时，将发生该差错的地址号作为第 2差错数据加以存放；所述确认读出单元是第2确认读出单元，该第2确认读出单元对所述第2 差错寄存器存放的第2差错数据作出响应，在将该第2差错数据复原或加以转 移疏散后，再次访问差错发生地址，读出并确认所述第2差错寄存器的内容；所述重复异常判断单元是第2重复异常判断单元，该第2重复异常判断单元在所述第2确认读出单元进行读出确认时，所述第2差错寄存器的内容包含 相同的差错数据的情况下，判断为同一地址的内容连续异常。8、 如权利要求7中所述的电子控制装置，其特征在于，所述MRAM除具有所述第2差错寄存器外，还具有第2差错标记产生电路; 所述第2差错标记产生电路是逻辑电路，该逻辑电路在指定地址的所述存储单 元的内容发生超过可译码范围的位数的差错、且读出的保存数据是不能保证与 最初保存的数据一致的数据时，产生作为二值化逻辑信息的第2差错标记；将所述第2差错标记连接到所述微处理器的中断输入端子，所述第2确认 读出单元对发生该第2差错标记作出响应并加以执行，进行所述第2重复异常 判断单元的重复异常判断，并在规定时间后自动将该第2差错标记复原、或由 所述微处理器将其复原。9、 如权利要求7中所述的电子控制装置，其特征在于，所述MRAM具有所述第2差错寄存器或第2差错标记产生电路中的至少一 方，并具有包含响应第2差错的发生地进行工作的第2累计单元和第2零星发 生异常检测单元的第2零星发生异常判断单元；所述第2差错标记产生电路是逻辑电路，该逻辑电路在指定地址的所述存 储单元的内容发生超过可译码范围的位数的差错、且读出的保存数据是不能保证与最初保存的数据一致的数据时，产生作为二值化逻辑信息的第2差错标记； 所述第2差错是定期监视并检测出所述第2差错寄存器是否存放第2差错 数据、或是否发生所述第2差错标记的涉及是否有差错的定期信息；所述第2累计单元具有第2当前值寄存器，该第2累计单元对所述第2差 错的发生作出响应，对该第2当前值寄存器加上或减去第5增量值，所述第2 差错寄存器或第2差错标记进行复原或转移疏散、并且如果不发生第2差错， 就进行对第2当前值寄存器的加减校正，以便减去或加上第4增量值进行相互 抵消，所述第2差错的非工作状态继续时，在规定的正常侧临界值，停止第4 增量值的加减校正；所述第2零星发生异常检测单元在根据所述第4、第5增量值的累计、所述 第2当前值寄存器的值为所述规定异常侧临界值范畴外时，产生第2异常检测信号；将所述第5增量值设定成大于所述第4增量值而且小于作为所述异常侧临界值与所述正常侧临界值之差的容许临界值，并对所述第2重复异常判断单元 进行异常判断和所述第2零星发生异常判断单元进行异常判断作出响应，执行包含异常通知或异常发生信息保存中的至少一方的异常处理。10、 如权利要求9中所述的电子控制装置，其特征在于，所述第2累计单元在即使利用所述第2确认读出单元进行读出确认也再次 发生所述第2差错的重复异常时，对所述第2累计单元加上或减去作为大于等 于所述第5增量值的值的第6增量值。11、 如权利要求7中所述的电子控制装置，其特征在于，所述MRAM除具有所述第2差错寄存器外，还具有第2差错标记产生电路， 并具有包含第2累计单元和第2零星发生异常检测单元的第2零星发生异常判 断单元；所述第2差错标记产生电路是逻辑电路，该逻辑电路在指定地址的所述存 储单元的内容发生超过可译码范围的位数的差错、且读出的保存数据是不能保证与最初保存的数据一致的数据时，产生作为二值化逻辑信息的第2差错标记； 所述第2差错标记根据所述MRAM的每一访问地址是否发生差错，其工作 状态变化；所述第2累计单元是硬件构成的异常计数电路，对所述第2差错标记的发 生次数进行加法或减法运算，并利用所述微处理器供给的读出指令信号的分频 信号或规定周期的时钟信号使加法或减法初始化；所述第2零星发生异常检测单元根据所述异常计数电路的当前值为规定的 设定阈值的范畴外，产生成为第2异常检测信号的计数输出，并对所述第2重 复异常判断单元进行异常判断和所述第2零星发生异常判断单元进行异常判断 作出响应，执行包含异常通知或异常发生信息保存中的至少一方的异常处理。12、 如权利要求7中所述的电子控制装置，其特征在于，所述MRAM还包含成为所述第2重复异常判断单元和第3异常判断单元的 控制程序两者、以及成为异常纠错写入单元的控制程序；所述第3异常判断单元依次读出所述MRAM的特定区间区域的保存数据， 利用涉及整个读出区间的数据的和数校验、或CRC校验，判断是...

【专利技术属性】
技术研发人员：桥本光司，中本胜也，常数祥三，铃木晋介，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[]