【技术实现步骤摘要】
【国外来华专利技术】用于半导体封装的串行接口
[0001]本专利技术大体上涉及用于使用串行接口改进与半导体封装的通信的系统及方法。
技术介绍
[0002]一些半导体封装装置包含多个裸片。举例来说，例如NAND快闪封装的快闪存储器封装可包含多个NAND快闪裸片。控制器可用于实现与NAND快闪封装的通信，且将控制器连接到NAND快闪封装可涉及经由多点分支并行总线将多个裸片并联连接到控制器。此可增加用于此连接的控制器引脚上的电容负载，此可降低连接的操作频率且因此降低连接的操作速度。另外，为了维持总线上的信号完整性，可实施裸片内端接(ODT)。增加的电容负载及ODT的使用增加了由控制器驱动为总线所消耗的功率。
[0003]实现与NAND快闪封装的通信的其它方法包含使用串行协议，例如MMC(多媒体卡)及SPI(串行外围接口)，但这些限于例如移动电话、平板计算机及相机的消费者装置的快闪存储器中的低速应用。这些协议不适合于高速应用，例如在SSD(固态驱动器)中使用NAND快闪存储器装置。
[0004]因此，需要一种消耗较少功率且仍能够以由SS...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】1.一种用于串行通信的系统，其包括：控制器；半导体封装，其包括多个半导体裸片；及串行接口，其经配置以将所述多个半导体裸片连接到所述控制器，其包括：控制器到封装连接；及封装到控制器连接，其中所述串行接口经配置以采用使用不含单独时钟信号的差分数据信令的信令协议。2.根据权利要求1所述的系统，其中所述信令协议是LVDS及CML中的一者。3.根据权利要求1所述的系统，其中使用差分数据信令的所述信令协议实施数据信号与嵌入式时钟信号。4.根据权利要求3所述的系统，其中所述嵌入式时钟信号的速率经配置为可变的。5.根据权利要求4所述的系统，其中所述控制器经配置以选择性地设置所述嵌入式时钟信号的所述速率以最小化功率消耗、最大化数据传送性能、或两者。6.根据权利要求1所述的系统，其中所述串行接口包括桥接装置，所述桥接装置经配置以串行地连接到所述控制器，且经配置以经由至少一个并行总线连接并联连接到所述多个半导体裸片。7.根据权利要求6所述的系统，其中所述桥接装置经配置以实施错误校正技术。8.根据权利要求7所述的系统，其中所述桥接装置经配置以基于从所述控制器接收的指令对所述错误校正技术进行重新编程。9.根据权利要求6所述的系统，其中所述串行接口包含于所述半导体封装中，且所述半导体封装包括囊封所述多个半导体裸片且囊封所述桥接装置的囊封材料。10.根据权利要求6所述的系统，其中所述半导体封装包括囊封所述多个半导体裸片的囊封材料，且所述桥接装置安置在所述囊封材料外。11.根据权利要求6所述的系统，其中：所述控制器到封装连接包括连接到所述控制器的第一引脚及第二引脚，且所述控制器到封装连接经配置以使用所述第一引脚及所述第二引脚将差分信号传输到所述控制器；且所述封装到控制器连接包括连接到所述控制器的第三引脚及第四引脚，且所述封装到控制器连接经配置以使用所述第三引脚及所述第四引脚从所述控制器接收差分信号。12.根据权利要求1所述的系统，其中所述串行接口经配置以每通路使用四个引脚实施多个通路，且所述多个通路中的一者包括所述控制器到封装连接及所述封装到控制器连接。13.根据权利要求1所述的系统，其包括包含所述串行接口的多个串行接口，所述多个串行接口将所述多个半导体裸片分别连接到所述控制器。14.一种半导体封装，其包括：多个快闪存储器裸片；及桥接装置，其包括：高速串行接口，其连接到外部控制器；及并行接口，其并联连接到多个半导体裸片，其中所述串行接口经配置以采用使用不含单独时钟信号的差分数据信令的信令协议。
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