本发明专利技术提供一种在将大端字节序处理器与小端字节序处理器连接于总线上的情况下、由极简单的结构实现存储器数据共享的处理器及存储器共享装置。字节序不同的第１处理器（１０）和第２处理器（２０）均按第１处理器１０的字节序的字节次序，经数据总线连接于所述存储器。地址变换部（２１）在第２处理器（２０）对幅度比数据总线小的数据访问共享存储器的情况下，变换地址的下位比特，以指向使数据总线中的相应数据位置逆转的位置，并输出到所述存储器。
【技术实现步骤摘要】
本专利技术涉及一种具有彼此不同的字节序(endian)的两个处理點存储 器的 共享^*和其处理器，尤其是涉及处理器间的 共享。
技术介绍
在处理器的基本字长为2字节(16比特)以上的情况下，作为将2字节以 上的 存储在存储器中的字节1,，有附胃大端字节序(big endian)与 小端字节序(little endian)等两种方式。存储，字节#>位分1^ :是因为 基本字长为2字节以上。首先说明大端字节序。戶刑胃大端字节序是在具有字节单位的iMh的存储器中存储2字节以上数 据时的字节列的排列顺序(字节7娘)方式，指大端(big end)(即MSB (Most Significant Bit)顶lj。此时，B不是Bit，应是Byte)的字节开始按存储器的 i舰升序存储的方式。但是，字节序不是比特列的排柳l,，而是字节列的 排列)l,，字节内的比特的排列l,不变。图i表示大端字节序的说明图。如图戶;f^，例如在以大端字节序将4字节繊"89ABCDEF" (16进制数，下面的""内也一样)存储ttfet 100-103 地址号码的存储器区域中的情况下，按100-103地址号码的顺序，存储为 "89"、 "AB"、 "CD"、 "EF"。图2虽是与图1相同的实例，但^^将32比特作为基本字长时的存储图 像(存储器織)。存储器龇是字节单位，在基本字长中，下^feW(由龇 下位2比線址的字节^fi)脏开鄉,升序为"0"、 "1"、 "2"、 "3"。将 赴位字节"89"存储在0舰号码中。这样，M:大^节序，从MSB侧的字节开始按ttfc^序地存储在存储 器中。 图3表^^接大端字节序CPU2与存储器3b的一般结构。另外，本说明 书中将CPU也简称为处理器。如图所示，CPU2的l^il入输出端子D 、 D 、 D 、 D 分别M31,总线连接于存储器3b的下位i&y:0、 1、 2、 3上。 由此，从MSB开始按存储器的舰升序存储字节,。另外，在该图的存储 器3b中，该图的结构例(structure saraple)4表示由CPU2内的程序定义时 的存储图像。LONG INTEGER w;ig本字长(32比特)的字,，从MSB开始顺 序由w3、 w2、 wl、 w0等4个字节构成。SHORT INTEGER x是半字的数据，从 MSB开始l酵由xl、 xO构成。SHORT INTEGER y也一样。CHAR a、 b、 c、 d 分别是字节繊。下面说明小端字节序。戶刑胃小端字节序是指从小端部(big end)(即LSB (Least Significant Bit)侧)的字节开始按存储器的ilk^序存储的方式。图4标小端字节序的说明图。该图是与图1相同的 ^， 32比特数 据"89ABCDEF"按100-103舰号码的jl,，存储为"EF"、 "CD"、 "AB"、 "89"。图5表示对与图4相同的实例将32比特设为基本字长的存储图像 (memory image)。与图2相比，下位itt的排列相反，从右开始li^变为"0"、"1，， "2，， "3，，图6 ^i接小端字节序CPU1与存储器3a的一般结构。如图戶^， CPU1 的f^I入输出端子D 、 D 、 D 、 D 分别 M3i娜总线连接于存储器3a的下位舰0、 1、 2、 3上。由此，从LSB的 字节开始按存储器的i舰升序存储字节娜。另外，在该图的存储器3a中， 与图3相同的结构例(structure sanple)4 ，由CPU1内的程序定义时的存 储图像。与图3的存储图像相比，字节列相反。这样，大端字节序、小端字节序是将2字节以上的 存储在存储器中 时的字节列的7娇方式，"i^相反。因为这种差异，所以在大端字节序CPU与小端字节序CPU混合存在的系 统中，为了确麟享 的同样性，需魏变^^节序的差异的结构。7专利文献l公开了一种具^节伊变换部的信息^il信装置，当在大端 字节序CPU与小端字节序CPU之间^S行信息^I信时，在大端字节序处理器 中糊言息包上的 变换到小端字节序。另外，专利文献2中公开了一种繊匹配(data align)體，M3im据 访问地址和访问尺寸变换存储数据，吸i^据的尺寸/匹E/字节J^异，进 行存储器访问。专利文献l:特肝06~69978专利文献2:特开2000-3304但是，在专利 1、 2公开的技术中，必需向具特节伊变换部的处理 器附加赚的硬件。另外，因为字节伊变换引起鹏，所以妨碍存储器访问 的高速化，在共^^储器数据的情况下，成为对其它存储旨取的高速化的 障碍。另外，通常通信由小端字节序的处理^bSL图像处理由大端字节序的 处理器处理。近年来，便携电话具有了图像处理功能，小端字节序处理點 大端字节序处理器可雜于同一总线上。另外，需要能实时共享繊。
技术实现思路
本专利技术的目的在于JI^一种在将大端字节序处理器与小端字节序处理器 连接于总线上的情况下、由极简单的结构实现存储器 共享的处理器及存 储麟享錢。为了实！Lh^目的，本专利技术的处理器，^i^总线连接于存储器上，其 特征在于具备》1:变，置，^tf萬度比数据总线小的f^访问存储器的 情况下，变换地址的下位比特，以便指向^ 总线中的对，据的^ ^ 转的隨，并输出到戶;f^存储器，连接于戶脱翻总线，以便按与对应处理 器的字节序相反的字节序的字节 ，，与所述存储器之间传送 。臓该结构，就巾驢与繊总對胴的 而言，第1处理器和第2处 理器都以相同的字节^^访问存储器，所以可以极简单的结构来实现幅度与 翻总細同的M共享。另外，处理llffl31i也ih^换驢，可就幅度比数 据总线小的 访问存储器。并且，因为可由基于《变换装置的简单硬件构成，所以不构鹏储器访问高速化的妨碍。这里，觀构成为对于字节序与戶腿处理器(第l处理器)不同的其它 处理器(第2处理器)之间M0M存储默享的结构,，对于在戶脱其它 处理器中执行的勒芋中的戶脱结构数据的定义，所述处理器执行在基本字长 内由相反7娇定义的比基本字长小的 的禾骄。根据该结构，在第1处理器与第2处理器之间，即iM巾破比数据总线 小的繊也可经存储器来共享繊。例如，在M总线幅度为32比特(4字 节)的情况下，由于具备i舰变换驢，織1处理器见到的存储器的0 i龇 号码与織2处理器见到的存储器的3 i舰号码指向相同的存储器区域洞 样，維1处理器JSJ啲存储器的1、 2、 3 i舰号码^A^ 2处理器见至啲 存储器的2、 1、 0Jffl:号码)。并且，在第1处理器将结构,定义为由B0、 Bl、 B2、 B3等4字节构成的情况下，第2处理 结构 定义为由B3、 B2、 Bl、 B0等4字节构成。针对定义为B0的字节繊B0，第1处理器访问0地 址号码，第2处理器访问3 i舰号码。由此，不仅在幅度与繊总线幅度相 同的l^访问的情况下，即^&幅度小的 访问的情况下，也可共享 。并且，最好臓鹏器还具織臓处理器的字节序的字节辦连接于 f[^总线上的高速缓冲存储器，所述处理器按幅度与1^总线相同的 单 位将繊MM存储器读入到高速缓冲存储器中。1t据该结构，因为将幅度与 总线相同的 从存储器读入到高速缓 冲存储器，所以可以极简单的结构来高速缓本文档来自技高网...
【技术保护点】
一种数据共享装置，包括： 数据总线，其具有数据宽度； 存储器， 第一字节序的处理器，其在逻辑上经所述数据总线以第一字节序的字节顺序连接到所述存储器； 第二字节序的处理器，其在逻辑上经所述数据总线以第一字节序的字节顺序连接到所述存储器； 地址变换部，用于： 当所述第二字节序的处理器进行８位数据的存储器存取时，反转从所述第二字节序的处理器输出的地址的最低两位的值，并将包括所反转后的值的地址输出到所述存储器； 当所述第二字节序的处理器进行１６位数据的存储器存取时，反转从所述第二字节序的处理器输出的地址的次最低位的值，并将包括所反转后的值的地址输出到所述存储器；和 当所述第二字节序的处理器对具有所述第一数据总线的宽度的数据进行存储器存取时，将来自所述第二字节序的处理器的地址输出到所述存储器，而不经过地址变换， 其中，所述存储器存储由所述第一字节序的处理器和所述第二字节序的处理器存取的结构数据， 所述第一字节序的处理器执行定义所述结构数据的第一程序， 所述第二字节序的处理器执行第二程序，该第二程序所定义的结构数据包括小于基本字长的数据，该数据在所述基本字长内以一顺序被定义，且该顺序与所述第一程序中的顺序相反，和 所述第一字节序的处理器读取或写入所述结构数据以便与所述第二字节序的处理器进行通信，并且所述第二字节序的处理器读取或写入所述结构数据以便与所述第一字节序的处理器进行通信。...
【技术特征摘要】
...
【专利技术属性】
技术研发人员：舟桥和年，井川智，永安胜，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]
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