一种集成肖特基二极管结构SiCMOSFET器件制造技术

本实用新型专利技术揭示了一种集成肖特基二极管结构SiC MOSFET器件，自下而上包括漏极、SiC衬底、N

【技术实现步骤摘要】
一种集成肖特基二极管结构SiC MOSFET器件


[0001]本技术涉及功率器件
，尤其涉及集成肖特基二极管结构SiCMOSFET器件。

技术介绍

[0002]以碳化硅SiC、氮化镓GaN、砷化镓GaAs为代表的宽禁带半导体具有大禁带宽度、高临界场强、高热导率、高载流子饱和速率、使其倍受人们的关注。 SiC可以通过热氧化得到氧化物材料(SiO2)，从而使得基于SiC材料的MOSFET 器件和电路研制成为可能。与其他类型的SiC电力电子器件相比，SiC MOSFET 具有高开关速度、高反向阻断电压等优势，而且驱动电路简单，与现有的电力电子器件(硅基功率MOSFET和IGBT)兼容性好，是备受瞩目的新型电力开关器件，具有极为突出的潜力和优势。
[0003]MOSFET器件一般会在外部通过反并联的形式并联一个SBD器件，但通常反并联不利于总芯片面积的降低，同时电路之间的电路连接也会增加电路的寄生效应，并且由于工艺复杂，导致制造成本高，因此未来发展方向是MOSFET器件内部集成SBD器件，从而达到缩小总芯片面积，降低制造成本和封装复杂度的目的。

技术实现思路

[0004]本技术所要解决的技术问题是实现一种新型的集成JBS二极管结构的 SiC MOSFET器件结构，其结构易于生产，能够降低器件的生产成本。
[0005]为了实现上述目的，本技术采用的技术方案为：一种集成肖特基二极管结构SiC MOSFET器件，所述SiC MOSFET器件设有SiC衬底，所述SiC衬底的下表面设有漏极，所述SiC衬底的上表面设有N
‑
外延层，所述N
‑
外延层的上表面设有两个P阱结构，每个所述P阱结构的上表面均设有相互紧邻的N
+
接触区和P
+
接触区，两个所述P阱结构之间设有JEFT区，所述JEFT区的上表面设有对P
‑
外延层进行反型构成的第一N型区域，所述第一N型区域的上表面设有栅介质层，所述栅介质层上方设有多晶硅介质层，所述N
+
接触区和P
+
接触区的上表面设有源级，所述源极旁设有对P
‑
外延层进行反型构成的第二N型区域，所述第二N型区域上面设有肖特基金属，所述多晶硅介质层、源级和肖特基金属之间设有隔离介质。
[0006]所述P
‑
外延层部分反型构成第一N型区域和第二N型，所述第一N型区域和第二N型区域的厚度为0.1μm～0.3μm，掺杂浓度为5.0
×
10
15
cm
‑3～ 1
×
10
17
cm
‑3。
[0007]所述栅介质层为SiO2氧化层，所述SiO2氧化层的厚度为50
‑
80nm；所述多晶硅介质层厚度为0.3
‑
0.6μm，所述N
‑
外延层掺杂浓度为5.0
×
10
15
cm
‑3～ 1.0
×
10
17
cm
‑3,厚度为5μm～30μm；所述P
‑
外延层掺杂浓度为1.0
×
10
15
cm
‑3～ 5.0
×
10
17
cm
‑3，厚度为0.1μm～0.3μm；所述P
+
接触区厚度为0.1～0.3μm，掺杂浓度为1.0
×
10
19
cm
‑3～5.0
×
10
20
cm
‑3，所述N
+
接触区厚度为0.1～0.3μm，掺杂浓度为1.0
×
10
19
cm
‑3～5.0
×
10
20
cm
‑3，所述P阱结构的掺杂的浓度为 1.0
×
10
16
cm
‑3～5.0
×
10
18
cm
‑3，厚度为0.3μm～1μm；所述隔离介质为Si3N4，厚度为0.5μm～1μm。
[0008]本技术的MOSFET器件结构沟道区域通过外延方式形成，能够有效提升器件沟道迁移率，降低器件导通电阻。同时对JEFT上面P外延区进行N型注入反型，提升器件电流能力，集成的二极管结构为JBS结构，提高了二极管的反向耐压以及抗浪涌能力，对P型外延层JEFT区域和PN结结构进行一次光刻反型，省去一次光刻工艺步骤，实现MOSFET器件集成反并联二极管的设计目的，提高了芯片的集成度和可靠性，另外降低了芯片的面积和制作成本。
附图说明
[0009]下面对本技术说明书中每幅附图表达的内容及图中的标记作简要说明：
[0010]图1为集成肖特基二极管结构SiC MOSFET器件结构示意图；
[0011]上述图中的标记均为：1、漏极；2、SiC衬底；3、N
‑
外延层3；4、P阱结构；5、 N
+
接触区5；6、P
+
接触区；7、第一N型区域；8、第二N型区域；9、多晶硅介质层；10、栅介质层；11、隔离介质；12、源级；13、肖特基金属。
具体实施方式
[0012]下面对照附图，通过对实施例的描述，本技术的具体实施方式如所涉及的各构件的形状、构造、各部分之间的相互位置及连接关系、各部分的作用及工作原理、制造工艺及操作使用方法等，作进一步详细的说明，以帮助本领域技术人员对本技术的技术构思、技术方案有更完整、准确和深入的理解。
[0013]如图1所示集成肖特基二极管结构SiC MOSFET器件的截面图，器件最底层为漏极1；
[0014]制作在漏极1之上的层关系依次如下：
[0015]1、漏极1是制作在SiC衬底2背面的 2、SiC衬底2：SiC衬底2的上表面设有N
‑
外延层3，N
‑
外延层3掺杂浓度为5.0
×
10
15
cm
‑3～1.0
×
10
17
cm
‑3,厚度为5μm～30μm；
[0016]3、N
‑
外延层3：N
‑
外延层3的上表面通过离子注入形成构成两个P阱结构4，两个P阱结构4之间的N
‑
外延层3区域为JEFT区，其中P阱结构4的掺杂的浓度为1.0
×
10
16
cm
‑3～5.0
×
10
18
cm
‑3，厚度为0.3μm～1μm；
[0017]4、接触区和N型区域：接触区位于P阱结构4的上表面，接触区由相互紧邻的N
+
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【技术保护点】

【技术特征摘要】
1.一种集成肖特基二极管结构SiC MOSFET器件，其特征在于：所述SiC MOSFET器件设有SiC衬底，所述SiC衬底的下表面设有漏极，所述SiC衬底的上表面设有N
‑
外延层，所述N
‑
外延层的上表面设有两个P阱结构，每个所述P阱结构的上表面均设有相互紧邻的N
+
接触区和P
+
接触区，两个所述P阱结构之间设有JEFT区，所述JEFT区的上表面设有对P
‑
外延层进行反型构成的第一N型区域，所述第一N型区域的上表面设有栅介质层，所述栅介质层上方设有多晶硅介质层，所述N
+
接触区和P
+
接触区的上表面设有源极，所述源极旁设有对P
‑
外延层进行反型构成的第二N型区域，所述第二N型区域上面设有肖特基金属，所述多晶硅介质层、源极和肖特基金属之间设有隔离介质...

【专利技术属性】
技术研发人员：史田超，乔庆楠，朱继红，史文华，彭强，吴良虎，李晓东，朱小飞，左万胜，张晓洪，
申请(专利权)人：芜湖启迪半导体有限公司，
类型：新型
国别省市：