集成电路制造技术

一种集成电路(integrated circuit,IC)，其包括形成在半导体基底上的电路；以及形成在半导体基底上并与电路整合的去耦电容(decouple capacitance,de

【技术实现步骤摘要】
集成电路


[0001]本专利技术实施例涉及集成电路(integrated circuit,IC)及其形成方法，特别涉及去耦电容元件的形成。

技术介绍

[0002]随着集成电路技术的演化，为了达到较低的功率和高速率，预期将尽可能降低寄生电容。将耦合电容元件纳入集成电路中(如逻辑电路和模拟电路)，以降低寄生电容。然而，去耦电容元件占据很大的电路面积，所以会负面地冲击去耦电容元件密度并增加量产成本。特别的是，当使用去耦电容元件于与逻辑电路整合的模拟电路中，并共享相同制造过程时，去耦电容元件占据很大的面积，及/或无法符合成本效益地增加其电容值。因此，有必要以具有去耦电容元件的集成电路和其制作方法来解决上述问题。

技术实现思路

[0003]一种集成电路，其包括：电路，形成于半导体基底上；以及去耦电容(decouple capacitance,de-cap)元件，形成于半导体基底上并与电路整合，其中去耦电容元件包括场效应晶体管(field-effect transistor,FET)，其还包括源极和漏极，透过接触部件连接，其接触部件分别坐落在源极和漏极上，栅极堆叠，于通道上方并插入源极和漏极之间，以及掺杂部件，设置于通道下方并连接至源极和漏极，其中掺杂部件以源极和漏极相同类型的杂质掺杂。
[0004]一种集成电路的形成方法，其包括：形成源极和漏极于半导体基底上，其中源极和漏极系被掺杂具有第一型导电性；形成通道被掺杂具有第二型导电性，其中第二型导电性与第一型导电性相反；形成第一型导电性的掺杂部件，其中掺杂部件于通道下方并连接源极和漏极；以及形成栅极堆叠，其包括形成栅极介电层和栅极电极，其中源极、漏极、通道、和栅极堆叠为去耦电容元件的组件，具有透过互连结构连接的源极和漏极。
[0005]一种集成电路，其包括：第一鳍片有源区和第二鳍片有源区，于半导体基底上；第一浅沟槽隔离部件，围绕第一鳍片有源区；第二浅沟槽隔离部件，围绕第二鳍片有源区，第一浅沟槽隔离部件包括顶面，位于第二浅沟槽隔离部件的顶面之上，并位于第一和第二鳍片有源区的顶面之下；电路，具有第一场效应晶体管形成于第一鳍片有源区上；以及去耦电容元件，形成于第二鳍片有源区上，其中去耦电容元件包括第二场效应晶体管，其还包括源极和漏极，透过接触部件连接，其接触部件分别坐落在源极和漏极上，以及栅极堆叠，插入源极和漏极之间。
附图说明
[0006]以下将配合附图详述本专利技术实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可任意地放大或缩小元件的尺寸，以清楚地表现出本专利技术实施例的特征。
[0007]图1是根据本公开实施例中各种面向，具有去耦电容(decouple capacitance,de-cap)元件建构于集成电路结构中的方框图。
[0008]图2是根据本公开实施例中各种面向，建构图1的去耦电容元件的示意图。
[0009]图3是根据本公开实施例中各种面向，建构去耦电容元件的剖面示意图。
[0010]图4是根据本公开实施例中各种面向，建构图3的去耦电容元件的剖面示意图，以及对应寄生电容的示意图。
[0011]图5是根据本公开实施例中各种面向，建构去耦电容元件的剖面示意图。
[0012]图6是根据本公开另一实施例中各种面向，建构去耦电容元件的剖面示意图。
[0013]图7是根据各种实施例，制作具有去耦电容元件的集成电路结构的方法流程图。
[0014]图8和图9是根据各种实施例，图7的方法中使用的掩模结构的俯视图。
[0015]图10是根据各种实施例，具有包含各种掺杂轮廓的去耦电容元件的集成电路结构的剖面示意图。
[0016]图11是根据各种实施例，具有去耦电容元件的集成电路结构的俯视图。
[0017]图12、图13、图14、图15、和图16是根据各种实施例，图11具有去耦电容元件的集成电路结构在各种制造阶段的剖面示意图。
[0018]图17是根据各种实施例，图15或图16制作具有去耦电容元件的集成电路的方法流程图。
[0019]附图标记说明：
[0020]50：集成电路结构
[0021]52：电路模块
[0022]54：去耦电容元件
[0023]56：晶体管
[0024]58：电源线
[0025]59：互补电源线
[0026]60：半导体基底
[0027]62：源极
[0028]63：漏极
[0029]64：栅极堆叠
[0030]65：栅极介电层
[0031]66：栅极电极
[0032]68：栅极间隔物
[0033]69：通道
[0034]70：(源极/漏极)接触部件
[0035]72：导孔部件
[0036]74：金属线
[0037]76：互连结构
[0038]78：层间介电层
[0039]80：(反向抗击穿)掺杂部件
[0040]82：鳍片有源区
[0041]82A：顶面
[0042]84：(浅沟槽)隔离部件
[0043]84A：顶面
[0044]86：通道(区)
[0045]100：方法
[0046]101、102、103、104、106、108、110、112、114、116、118、120、122：操作
[0047]200、202：光掩模
[0048]300：集成电路结构
[0049]302：图案化掩模
[0050]304：第二凹蚀工艺
[0051]306：隔离部件
[0052]400：方法
[0053]402：操作
[0054]AA
’
：虚线段
[0055]C1：第一寄生电容值
[0056]C2：第二寄生电容值
[0057]C3：第三寄生电容值
[0058]C4：第四寄生电容值
[0059]C5：第五寄生电容值
[0060]H1、H2：高度
[0061]H
f
：鳍片高度
[0062]L1：第一半导体层
[0063]L2：第二半导体层
[0064]T1、T2：厚度
具体实施方式
[0065]以下提供了许多的实施例或范例，用于实施不同部件。组件和配置的具体范例描述如下，以简化本专利技术实施例。当然，这些仅仅是范例，并非用以限定本专利技术实施例。举例来说，叙述中提及第一部件形成于第二部件之上，可包括形成第一和第二部件直接接触的实施例，也可包括额外的部件形成于第一和第二部件之间，使得第一和第二部件不直接接触的实施例。
[0066]另外，本专利技术实施例可在各种范例中重复元件符号及/或字母。这样重复是为了简化和清楚的目的，其本身并非主导所讨论各种实施例及/或配置之间的关系。再者，在本公开实施例后续形成一部件于、连接至、及/或耦合至另一部件可本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路，包括：一电路，形成于一半导体基底上；以及一去耦电容元件，形成于该半导体基底上并与该电路整合，其中该去耦电容元件包括一场效应晶体管，其还包括：一源极和一漏极，透过接触部件连接，其接触部...

【专利技术属性】
技术研发人员：蔡庆威，黄禹轩，程冠伦，李韦儒，郑存甫，吴忠纬，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：