接触结构、半导体器件结构及其制备方法技术

本发明专利技术涉及一种接触结构、半导体器件结构及其制备方法，接触结构包括：导电插塞；钝化保护层，覆盖所述导电插塞的侧壁。上述接触结构中通过在导电插塞的侧壁形成钝化保护层，防止导电插塞暴露于空气中，避免导电插塞的表面被氧化，在酸洗工艺中钝化保护层可以保护导电插塞不被去除，确保导电插塞的形貌完整，保证了器件的导电性能。器件的导电性能。器件的导电性能。

【技术实现步骤摘要】
接触结构、半导体器件结构及其制备方法


[0001]本专利技术涉及于半导体集成电路制造
，特别是涉及一种接触结构、半导体器件结构及其制备方法。

技术介绍

[0002]DRAM(Dynamic Random Access Memory，即动态随机存取存储器)制程工艺中的接触结构(譬如，位线接触结构)一般通过填充掺杂多晶硅后干法刻蚀而形成，然而现有工艺形成位线结构的多晶硅侧壁在接触空气后表面易被氧化形成氧化硅，并且在后续干法刻蚀后的酸洗工艺中被侧蚀，导致位线接触结构的侧壁轮廓被损坏，存储元件中的位线的宽度随之缩小，宽度变窄会造成其阻值的上升，使得存储单元的电流变小而导致过高的位线负载，降低位线的导电速率。
[0003]同时，随着半导体技术的不断发展，半导体集成电路器件的特征尺寸不断缩小，作为半导体集成电路器件一种，DRAM的特征尺寸也越来越小，为了追求更小的特征尺寸，提高DRAM的性能是需要被不断探索的问题。DRAM的性能由多方因素决定，其中存储器中的晶体管源极电连接至位线(bit line)以形成电流传输通路，高深宽比的位线接触孔及位线接触结构在刻蚀形成过程中由于负载效应会造成轮廓不均匀，从而影响位线接触结构的导电性能。

技术实现思路

[0004]基于上述情况，针对传统中存储器的的位线接触结构轮廓不均匀，影响位线接触导电性的问题，提供一种接触结构、半导体器件结构及其制备方法。
[0005]为了实现上述目的，本专利技术提供了一种接触结构，包括：
[0006]导电插塞；
[0007]钝化保护层，覆盖导电插塞的侧壁。
[0008]上述接触结构通过在导电插塞的侧壁形成钝化保护层，防止导电插塞暴露于空气中，避免插塞表面被氧化，在酸洗工艺中钝化保护层可以保护导电插塞不被刻蚀，确保导电插塞形貌完整，保证了器件的导电性能。
[0009]在其中一个实施例中，导电插塞包括：第一导电层及第一导电层上表面的第二导电层；其中，第一导电层及第二导电层均掺杂，且第一导电层的掺杂浓度大于第二导电层的掺杂浓度；钝化保护层包括氮化物保护层。
[0010]上述接触结构中通过将导电插塞设置为包括第一导电层及第二导电层的结构，先形成第一导电层覆盖接触孔侧壁，在第一导电层上形成第二导电层，接触孔内的第二导电层侧壁有第一导电层，且第二导电层掺杂离子的浓度小于第一导电层掺杂离子的浓度。在刻蚀时由于选择比的原因，第二导电层侧壁的第一导电层被优先刻蚀，第二导电层的侧壁可不被刻蚀，保证了第二导电层侧壁的轮廓。并留下第一导电层的底部，与第二导电层共同组成导电插塞，高浓度掺杂的第一导电层可提高位线的导电速率。
[0011]一种接触结构的制备方法，包括以下步骤：
[0012]提供衬底；
[0013]于衬底上形成导电插塞；
[0014]于导电插塞的侧壁形成钝化保护层。
[0015]上述接触结构的制备方法通过在导电插塞的侧壁形成钝化保护层，防止导电插塞暴露于空气中，避免插塞表面被氧化，在酸洗工艺中钝化保护层可以保护导电插塞不被刻蚀，确保导电插塞形貌完整，保证了器件的导电性能。
[0016]在其中一个实施例中，于衬底形成导电插塞之前还包括如下步骤：于衬底内形成接触孔；导电插塞由第一导电层和第二导电层组成，形成导电插塞包括如下步骤：
[0017]于接触孔的侧壁及底部形成第一导电层；
[0018]于第一导电层的表面形成第二导电层；第二导电层及第一导电层均掺杂，且第二导电层的掺杂浓度小于第一导电层的掺杂浓度；
[0019]去除第二导电层侧壁的第一导电层得到导电插塞；
[0020]于导电插塞侧壁形成钝化保护层包括如下步骤：
[0021]对导电插塞进行氮化处理，以于导电插塞的侧壁形成钝化保护层。
[0022]上述接触结构的制备方法中通过制备第一导电层及第二导电层形成导电插塞：先形成第一导电层覆盖接触孔侧壁，在第一导电层上形成第二导电层，接触孔内的第二导电层侧壁有第一导电层，且第二导电层的掺杂浓度小于第一导电层的掺杂浓度。在刻蚀时由于选择比的原因，第二导电层侧壁的第一导电层被优先刻蚀，第二导电层的侧壁可不被刻蚀，保证了第二导电层侧壁的轮廓。并留下第一导电层的底部，与第二导电层共同组成导电插塞，高浓度掺杂的第一导电层可提高位线的导电速率。
[0023]本专利技术还提供一种半导体器件结构，包括：
[0024]衬底，衬底内形成有位线接触孔；
[0025]位线接触结构，包括位线接触插塞及钝化保护层；所述位线接触插塞位于所述位线接触孔内，且所述位线接触插塞的底部与所述位线接触孔的底部接触；所述钝化保护层位于所述位线接触插塞的侧壁上；
[0026]位线，位于位线接触结构的上表面。
[0027]上述半导体器件结构中通过在位线接触插塞的侧壁形成钝化保护层，防止位线接触插塞暴露于空气中，避免位线接触插塞的表面被氧化，在酸洗工艺中钝化保护层可以保护位线接触插塞不被刻蚀，确保位线接触插塞形貌完整，从而确保器件的导电性能。
[0028]在其中一个实施例中，还包括浅沟槽隔离结构，位于衬底内，浅沟槽隔离结构在衬底内隔离出若干个间隔排布的有源区；
[0029]若干个平行间隔排布的字线，位于衬底内，字线的延伸方向与有源区的延伸方向相交在小于90度的角度；
[0030]填充绝缘层，位于字线及衬底的上表面；
[0031]位线接触孔位于同一有源区中的相邻字线之间，沿厚度方向贯穿位于衬底上表面的填充绝缘层且延伸至衬底内；位线经由位线接触结构与有源区电连接。
[0032]在其中一个实施例中，位线接触插塞包括：第一导电层及位于第一导电层上的第二导电层；其中，第一导电层及第二导电层均掺杂，且第一导电层的掺杂浓度大于第二导电
层的掺杂浓度；钝化保护层包括氮化物保护层。
[0033]上述半导体器件结构中通过第一导电层及第二导电层形成导电插塞：先形成第一导电层覆盖位线接触孔侧壁，在第一导电层上形成第二导电层，位线接触孔内的第二导电层侧壁有第一导电层，且第二导电层掺杂离子的浓度小于第一导电层掺杂离子的浓度。在刻蚀时由于选择比的原因，第二导电层侧壁的第一导电层被优先刻蚀，第二导电层的侧壁可不被刻蚀，保证了第二导电层侧壁的轮廓。并留下第一导电层的底部，与第二导电层共同组成导电插塞，高浓度掺杂的第一导电层可提高位线的导电速率。
[0034]本专利技术还提供一种半导体器件结构的制备方法，包括以下步骤：
[0035]提供衬底，衬底内形成有位线接触孔；
[0036]于位线接触孔内形成位线接触结构，并于位线接触结构的上表面形成位线；其中，位线接触结构包括位线接触插塞及钝化保护层，位线接触插塞位于位线接触孔内，且位线接触插塞的底部与位线接触孔的底部接触，钝化保护层位于位线接触插塞的侧壁上。
[0037]上述半导体器件结构的制备方法中通过在位线接触插塞的侧壁形成钝化保护层，防止位线接触插塞暴露于空气中，避免位线接触插塞本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种接触结构，其特征在于，包括：导电插塞；钝化保护层，覆盖所述导电插塞的侧壁。2.根据权利要求1所述的接触结构，其特征在于，所述导电插塞包括：第一导电层及所述第一导电层上表面的第二导电层；其中，所述第一导电层及所述第二导电层内均掺杂，且所述第一导电层的掺杂浓度大于所述第二导电层的掺杂浓度；所述钝化保护层为氮化物保护层。3.一种接触结构的制备方法，其特征在于，包括以下步骤：提供衬底；于所述衬底上形成导电插塞；于所述导电插塞的侧壁形成钝化保护层。4.根据权利要求3所述的接触结构的制备方法，其特征在于，于所述衬底上形成所述导电插塞之前还包括如下步骤：于所述衬底内形成接触孔；所述导电插塞由第一导电层和第二导电层组成，形成所述导电插塞包括如下步骤：于接触孔的侧壁及底部形成第一导电层；于所述第一导电层的表面形成第二导电层；所述第二导电层及所述第一导电层内均掺杂，且所述第二导电层的掺杂浓度小于第一导电层的掺杂浓度；去除所述第二导电层侧壁的所述第一导电层得到所述导电插塞；于所述导电插塞侧壁形成所述钝化保护层包括如下步骤：对所述导电插塞进行氮化处理，以于所述导电插塞的侧壁形成所述钝化保护层。5.一种半导体器件结构，其特征在于，包括：衬底，所述衬底内形成有位线接触孔；位线接触结构，包括位线接触插塞及钝化保护层；所述位线接触插塞位于所述位线接触孔内，且所述位线接触插塞的底部与所述位线接触孔的底部接触；所述钝化保护层位于所述位线接触插塞的侧壁上；位线，位于所述位线接触结构的上表面。6.根据权利要求5所述的半导体器件结构，其特征在于，所述半导体器件结构还包括：浅沟槽隔离结构，位于所述衬底内，所述浅沟槽隔离结构在所述衬底内隔离出若干个间隔排布的有源区；若干个平行间隔排布的字线，位于所述衬底内，所述字线的延伸方向与所述有源区的延伸方向相交在小于90度的角度；填充绝缘层，位于所述字线及所述衬底的上表面；所述位线接触孔位于同一有源区中的相邻所述字线之间，沿厚度方向贯穿位于所述衬底上表面的填充绝缘层且延伸至所述衬底...

【专利技术属性】
技术研发人员：金星，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：