半导体器件结构及其制备方法技术

本发明专利技术提供一种半导体器件结构及其制备方法。半导体器件结构包括基底、复合膜层和第一导电插塞；复合膜层位于基底表面，复合膜层由N层导体层与M层拓扑绝缘体层交错层叠构成，拓扑绝缘体层包括非导电区域及位于非导电区域外围的导电区域，其中，N与M均为大于等于2的整数且N与M差值的绝对值小于等于1；多个第一导电插塞将被单层导体层间隔开的两层拓扑绝缘体层的导电区域相连，第一导电插塞与导体层绝缘。本发明专利技术有利于增加器件电感，提高器件性能。且本发明专利技术还可以将拓扑绝缘体层的非导电区域作为电容的介电质并进一步实现多个电容的并联，从而在增加器件电容的同时降低器件的低频阻抗而使器件的高频共振维持不变，有利于器件性能的提升。

【技术实现步骤摘要】
半导体器件结构及其制备方法
本专利技术涉及集成电路制造领域，特别是涉及一种半导体器件结构及其制备方法。
技术介绍
电感和电容都是集成电路中常用的电子零部件。电容在电路中主要起平滑滤波、电源和退耦、交流信号的旁路、交直流电路的交流耦合等作用。电感在电路中主要起到滤波、振荡、延迟、陷波，以及筛选信号、过滤噪声、稳定电流及抑制电磁波干扰等作用，且电感和电容经常被组成LC滤波电路共同使用。随着集成电路制造技术的飞速发展，单个集成电路芯片上串联的电容和电感等器件越来越多，电路中的容抗和感抗越来越大，容易对电流产生阻碍作用，并最终导致电路损耗增大、器件延迟等不良。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种半导体器件结构及其制备方法，用于解决现有技术中因电容的容抗和/或电感的感抗导致器件损耗增大和器件延迟等问题。为实现上述目的及其他相关目的，本专利技术提供一种半导体器件结构，所述半导体器件结构包括基底、复合膜层和第一导电插塞；所述复合膜层位于所述基底表面，所述复合膜层由N层导体层与M层拓扑绝缘体层交错本文档来自技高网...

【技术保护点】
1.一种半导体器件结构，其特征在于，包括：/n基底；/n复合膜层，位于所述基底表面，所述复合膜层由N层导体层与M层拓扑绝缘体层交错层叠构成，所述拓扑绝缘体层包括非导电区域及位于所述非导电区域外围的导电区域，其中，N与M均为大于等于2的整数且N与M差值的绝对值小于等于1；/n第一导电插塞，所述第一导电插塞将被单层所述导体层间隔开的两层所述拓扑绝缘体层的所述导电区域相连，所述第一导电插塞与所述导体层绝缘。/n

【技术特征摘要】
1.一种半导体器件结构，其特征在于，包括：
基底；
复合膜层，位于所述基底表面，所述复合膜层由N层导体层与M层拓扑绝缘体层交错层叠构成，所述拓扑绝缘体层包括非导电区域及位于所述非导电区域外围的导电区域，其中，N与M均为大于等于2的整数且N与M差值的绝对值小于等于1；
第一导电插塞，所述第一导电插塞将被单层所述导体层间隔开的两层所述拓扑绝缘体层的所述导电区域相连，所述第一导电插塞与所述导体层绝缘。


2.根据权利要求1所述的半导体器件结构，其特征在于：所述复合膜层包括4层以上所述导体层，所述半导体器件结构还包括多个第二导电插塞；以所述导体层的层数为计量基准，自下而上，位于偶数层的所述导体层通过所述第二导电插塞两两连接，位于奇数层的所述导体层通过所述第二导电插塞两两连接；连接奇数层的所述导体层的所述第二导电插塞与偶数层的所述导体层绝缘，连接偶数层的所述导体层的所述第二导电插塞与奇数层的所述导体层绝缘；所述第二导电插塞贯穿其所连接的两个所述导体层之间的所述拓扑绝缘体层的所述非导电区域且与该层的所述拓扑绝缘体层的所述导电区域绝缘。


3.根据权利要求2所述的半导体器件结构，其特征在于：连接奇数层的所述导体层的所述第二导电插塞与偶数层的所述导体层之间具有间距且该间距为80～200埃，连接偶数层的所述导体层的所述第二导电插塞与奇数层的所述导体层之间具有间距且该间距为80～200埃。


4.根据权利要求2所述的半导体器件结构，其特征在于：连接奇数层的所述导体层的所述第二导电插塞与连接偶数层的所述导体层的所述第二导电插塞分布于相对的两侧。


5.根据权利要求1所述的半导体器件结构，其特征在于：所述第一导电插塞为多个且所述多个第一导电插塞位于同一侧。


6.根据权利要求1所述的半导体器件结构，其特征在于：所述基底包括硅、碳化硅和多晶碳中的一种或多种；所述导体层的材料包括钛、钛化钨及钛化氮中的一种或多种；所述拓扑绝缘体层的材料包括碲化铋、铋化硒及碲化锑中的一种或多种。


7.根据权利要求1所述的半导体器件结构，其特征在于：所述拓扑绝缘体层的厚度为50～200nm；所述导体层的厚度为50～400nm。


8.根据权利要求1所述的半导体器件结构，其特征在于：所述第一导电插塞与所述导体层之间具有间距且该间距为80～200埃。


9.根据权利要求1所述的半导体器件结构，其特征在于：所述基底的表面积大于所述复合膜层的表面积。


10.根据权利要求1至9任一项所述的半导体器件结构，其特征在于：所述导体层和所述拓扑绝缘体层的层数相同且均为偶数层，所述复合膜层与所述基底的相邻层为所述导体层，所述复合膜层的顶层为所述拓扑绝缘体层；所述半导体器件结构还包括引出电极，所述引出电极位于所述复合膜层的上表面且贯穿顶层的所述拓扑绝缘体层的所述非导电区域并一直延伸至与顶层的所述拓扑绝缘体层下表面相接触的所述导体层的表面。


11.根据权利要求10所述的半导体器件结构，其特征在于：与所述基底相邻的所述导体层的表面积大于其他所述导体层的表面积。


12.根据权利要求1至9任一项所述的半导体器件结构，其特征在于：所述导体层和所述拓扑绝缘体层的层数相同且均为偶数层，所述复合膜层与所述基底的相邻层为所述拓扑绝缘体层，所述复合膜层的顶层为所述导体层。


13.一种半导体器件结构的制备方法，其特征在于，所述制备方法包括：
1)提供基底，于所述基底的表面形成第一光刻胶层；
2)对所述第一光刻胶层进行曝光显影以形成图形化的第一光刻胶层，所述图形化的第一光刻胶层定义出导体层的形状和位置；
3)于所述图形化的第一光刻胶层上形成导电材料层，所述导电材料层包括位于中间的凹陷部及位于所述凹陷部外围的凸出部，其中，位于所述凹陷部的所述导电材料层构成所述导体层；
4)于所述导电材料层上形成第二光刻胶层，所述第二光刻胶层填充所述导电材料层的所述凹陷部且所述第二光刻胶层与所述第一光刻胶层的光学属性相反；
5)对所述第二光刻胶层进行曝光显影以形成图形化的第二光刻胶层，所述图形化的第二光刻胶层定义出对应拓扑绝缘体层、第一导电插塞及第二导电插塞的形状和位置的开口，所述拓扑绝缘体层的开口位于所述导体层的上方，所述第一导电插塞的开口位于所述拓扑绝缘体层的外围的上方，所...

【专利技术属性】
技术研发人员：王津洲，
申请(专利权)人：芯恩青岛集成电路有限公司，
类型：发明
国别省市：山东;37