集成电路器件及其制造方法技术

一种制造集成电路器件的方法包括：在衬底上方，形成在与衬底的顶表面平行的第一方向上延伸并且在第二方向上以第一间距布置的第一硬掩模图案；使用第一硬掩模图案作为蚀刻掩模在衬底中形成多个第一沟槽；在多个第一沟槽的内壁上形成多个第一栅电极；在衬底上方，形成在第一方向上延伸并且在第二方向上以第二间距布置的第二硬掩模图案；使用第二硬掩模图案作为蚀刻掩模在衬底中形成多个第二沟槽，该多个第二沟槽中的每个第二沟槽设置在两个相邻的第一沟槽之间；以及在多个第二沟槽的内壁上形成多个第二栅电极。

【技术实现步骤摘要】
集成电路器件及其制造方法相关申请的交叉引用本申请要求于2019年10月4日在韩国知识产权局提交的韩国专利申请No.10-2019-0123350的权益，该申请的公开内容通过引用全部并入本文中。
本专利技术构思涉及集成电路器件和/或其制造方法，并且更具体地，涉及包括掩埋沟道阵列晶体管(BCAT)的集成电路器件和/或其制造方法。
技术介绍
随着集成电路器件的集成度增加并且其尺寸减小，BCAT的相邻栅电极之间的间隙已经减小。特别是，在衬底中形成以减小间隔布置的多个沟槽的工艺以及在这多个沟槽中形成栅电极的工艺的难度增加。例如，当这多个沟槽之间的间隙狭窄时，例如由于在栅电极形成工艺中引起的应力，可能发生栅电极的形变，因此集成电路器件的电特性可能退化。
技术实现思路
本专利技术构思提供了一种制造集成电路器件的方法，该方法能够减小或防止在栅电极形成工艺中栅电极形变的可能性。本专利技术构思还提供了通过减小或防止在栅电极形成工艺中栅电极形变的可能性从而具有改善的电特性(例如，改善的刷新特性等)的集成电路器件。根据本专利技术构思的一些示例实施例，提供了一种制造集成电路器件的方法，包括：在衬底上方形成第一硬掩模图案，第一硬掩模图案在平行于衬底的顶表面的第一方向上延伸，第一硬掩模图案在第二方向上以第一间距布置，第二方向垂直于第一方向；通过使用第一硬掩模图案作为蚀刻掩模在衬底中形成多个第一沟槽；在多个第一沟槽中形成多个第一栅电极；在衬底上方形成第二硬掩模图案，第二硬掩模图案在第一方向上延伸并在第二方向上以第二间距布置；通过使用第二硬掩模图案作为蚀刻掩模在衬底中形成多个第二沟槽，其中，多个第二沟槽中的每个第二沟槽在多个第一沟槽中的两个相邻的第一沟槽之间；以及在多个第二沟槽中形成多个第二栅电极。根据本专利技术构思的一些示例实施例，提供了一种制造集成电路器件的方法，包括：在衬底上方形成第一硬掩模图案，第一硬掩模图案在平行于衬底的顶表面的第一方向上延伸，第一硬掩模图案在第二方向上以第一间距布置，第二方向垂直于第一方向；通过使用第一硬掩模图案作为蚀刻掩模在衬底中形成多个第一沟槽；去除第一硬掩模图案；在多个第一沟槽中形成多个第一栅电极；在衬底上方形成第二硬掩模图案，第二硬掩模图案在第一方向上延伸并在第二方向上以第二间距布置；通过使用第二硬掩模图案作为蚀刻掩模在衬底中形成多个第二沟槽，其中，多个第二沟槽中的每个第二沟槽在多个第一沟槽中的两个相邻的第一沟槽之间；去除多个第二硬掩模图案；以及在多个第二沟槽中形成多个第二栅电极。在形成第二硬掩模图案时，多个第一栅电极的端部与第二硬掩模图案在竖直方向上不重叠，多个第一栅电极的端部在第一方向上延伸。根据本专利技术构思的一些示例实施例，提供了一种制造集成电路器件的方法，包括：在衬底中形成器件隔离层，器件隔离层限定多个有源区；在衬底上方形成第一硬掩模图案，第一硬掩模图案在平行于衬底的顶表面的第一方向上延伸，第一硬掩模图案在第二方向上以第一间距布置，第二方向垂直于第一方向；通过使用第一硬掩模图案作为蚀刻掩模在衬底中形成多个第一沟槽；在多个第一沟槽中形成多个第一栅电极；在衬底上方形成第二硬掩模图案，第二硬掩模图案在第一方向上延伸并在第二方向上以第二间距布置；通过使用第二硬掩模图案作为蚀刻掩模在衬底中形成多个第二沟槽。多个第二沟槽中的每个第二沟槽在多个第一沟槽中的两个相邻的第一沟槽之间。该方法还包括：在多个第二沟槽中形成多个第二栅电极。多个第一沟槽与多个有源区和器件隔离层中的每一个相交，并且多个第二沟槽与多个有源区和器件隔离层中的每一个相交。根据本专利技术构思的一些示例实施例，提供了一种集成电路器件，包括：衬底，包括存储单元区；多个第一栅电极，在衬底的存储单元区中的多个第一沟槽中并在平行于衬底的顶表面的第一方向上延伸；以及多个第二栅电极，在衬底的存储单元区中的多个第二沟槽中，第二栅电极在第一方向上延伸。多个第一栅电极与多个第二栅电极在第二方向上交替，第二方向平行于衬底的顶表面并且垂直于第一方向，多个第一栅电极中的每个第一栅电极的第一端部与存储单元区的边缘间隔开第一距离，并且多个第二栅电极中的每个第二栅电极的第二端部与存储单元区的边缘间隔开不同于第一距离的第二距离。根据本专利技术构思的一些示例实施例，提供了一种集成电路器件，包括：多个第一栅电极，在衬底中的多个第一沟槽中，多个第一栅电极在平行于衬底的顶表面的第一方向上延伸；以及多个第二栅电极，在衬底中的多个第二沟槽中，多个第二栅电极在第一方向上延伸。多个第一栅电极与多个第二栅电极在第二方向上交替，第二方向平行于衬底的顶表面并垂直于第一方向，并且在平面图中，多个第一栅电极中的每个第一栅电极的第一端部相对于多个第二栅电极中的每个第二栅电极的第二端部在第一方向上向外突出。根据本专利技术构思的一些示例实施例，提供了一种集成电路器件，包括：衬底中的器件隔离层，限定了多个有源区；多个第一栅电极，在衬底中的多个第一沟槽中，并在平行于衬底顶表面的第一方向上延伸；以及多个第二栅电极，在衬底中的多个第二沟槽中并在第一方向上延伸。多个第一沟槽与多个第二沟槽在第二方向上交替，第二方向平行于衬底的顶表面并且垂直于第一方向，并且在平面图中，多个第一栅电极中的每个第一栅电极的第一端部相对于多个第二栅电极中的每个第二栅电极的第二端部在第一方向上向外突出。附图说明根据以下结合附图的详细描述，将更清楚地理解本专利技术构思的示例实施例，在附图中：图1是示出了根据一些示例实施例的集成电路器件的布局图；图2A是沿着图1的线A1-A1’截取的截面图；图2B是沿着图1的线B1-B1′和B2-B2′截取的截面图；图3A至图22B是示出了根据一些示例实施例的以工艺顺序制造集成电路器件的方法的示意性平面图和截面图；以及图23是示出了根据一些示例实施例的制造集成电路器件的方法的截面图。具体实施方式在下文中，将参考附图详细描述本专利技术构思的一些示例实施例。图1是示出了根据一些示例实施例的集成电路器件100的布局图。图2A是沿着图1的线A1-A1’截取的截面图。图2B是沿着图1的线B1-B1′和B2-B2′截取的截面图。参考图1至图2B，衬底110可以包括存储单元区MCA和外围电路区PERI。存储单元区MCA可以是或包括衬底110中形成诸如包括掩埋沟道阵列晶体管(BCAT)的动态随机存取存储器(DRAM)器件之类的器件的区域。外围电路区PERI可以是或包括其中形成与对存储单元区MCA中形成的DRAM器件进行读取和写入相关联的外围电路晶体管的区域。例如，外围电路区PERI可以包括用于驱动存储单元区MCA中包括的字线的晶体管。存储单元区MCA和外围电路区PERI之间的边界线可以被称为存储单元区MCA的边缘MCE。衬底110可以包括半导体材料，例如Si、Ge、SiGe、SiC、GaAs、InAs或InP。在一些示例实施例中，衬底110可以包括导电区，例如掺杂有杂质的阱和/或掺杂有杂质的结构。由器件隔离层112限定的本文档来自技高网...

【技术保护点】
1.一种制造集成电路器件的方法，所述方法包括：/n在衬底上方形成第一硬掩模图案，所述第一硬掩模图案在平行于所述衬底的顶表面的第一方向上延伸，所述第一硬掩模图案在第二方向上以第一间距布置，所述第二方向垂直于所述第一方向；/n通过使用所述第一硬掩模图案作为蚀刻掩模在所述衬底中形成多个第一沟槽；/n在所述多个第一沟槽中形成多个第一栅电极；/n在所述衬底上方形成第二硬掩模图案，所述第二硬掩模图案在所述第一方向上延伸并且在所述第二方向上以第二间距布置；/n通过使用所述第二硬掩模图案作为蚀刻掩模在所述衬底中形成多个第二沟槽，所述多个第二沟槽中的每个第二沟槽位于所述多个第一沟槽中的两个相邻的第一沟槽之间；以及/n在所述多个第二沟槽中形成多个第二栅电极。/n

【技术特征摘要】
20191004 KR 10-2019-01233501.一种制造集成电路器件的方法，所述方法包括：
在衬底上方形成第一硬掩模图案，所述第一硬掩模图案在平行于所述衬底的顶表面的第一方向上延伸，所述第一硬掩模图案在第二方向上以第一间距布置，所述第二方向垂直于所述第一方向；
通过使用所述第一硬掩模图案作为蚀刻掩模在所述衬底中形成多个第一沟槽；
在所述多个第一沟槽中形成多个第一栅电极；
在所述衬底上方形成第二硬掩模图案，所述第二硬掩模图案在所述第一方向上延伸并且在所述第二方向上以第二间距布置；
通过使用所述第二硬掩模图案作为蚀刻掩模在所述衬底中形成多个第二沟槽，所述多个第二沟槽中的每个第二沟槽位于所述多个第一沟槽中的两个相邻的第一沟槽之间；以及
在所述多个第二沟槽中形成多个第二栅电极。


2.根据权利要求1所述的方法，其中，
所述第二间距等于所述第一间距，以及
所述多个第一栅电极在所述第二方向上与所述多个第二栅电极交替。


3.根据权利要求1所述的方法，还包括：
在所述衬底中形成器件隔离层，所述器件隔离层限定了多个有源区，
其中，所述形成所述多个第一沟槽包括形成在所述第一方向上延伸的所述多个第一沟槽，使得所述多个第一沟槽中的每个第一沟槽与所述多个有源区和所述器件隔离层相交，以及
所述形成所述多个第二沟槽包括形成在所述第一方向上延伸的所述多个第二沟槽，使得所述多个第二沟槽中的每个第二沟槽与所述多个有源区和所述器件隔离层相交。


4.根据权利要求3所述的方法，其中，
所述多个第一沟槽包括第一部分和第二部分，所述第一部分与所述多个有源区在竖直方向上重叠，并且所述第二部分与所述器件隔离层在竖直方向上重叠，
所述第一部分的底表面距所述衬底的顶表面具有第一深度，所述第二部分的底表面距所述衬底的顶表面具有大于所述第一深度的第二深度，
所述多个第二沟槽包括第三部分和第四部分，所述第三部分与所述多个有源区在竖直方向上重叠，并且所述第四部分与所述器件隔离层在竖直方向上重叠，
所述第三部分的底表面距所述衬底的顶表面具有第三深度，以及
所述第四部分的底表面距所述衬底的顶表面具有大于所述第三深度的第四深度。


5.根据权利要求4所述的方法，其中，
所述第一深度基本上等于所述第三深度，以及
所述第二深度基本上等于所述第四深度。


6.根据权利要求1所述的方法，其中，所述形成所述第一硬掩模图案包括：
在所述衬底上方形成第一硬掩模层；
在所述第一硬掩模层上形成多个第一基层图案，所述多个第一基层图案以第一参考间距布置并在所述第一方向上延伸；
形成覆盖所述多个第一基层图案的顶表面和侧壁的第一衬层，所述第一衬层具有的顶表面使得形成分别在所述多个第一基层图案中的两个相邻的第一基层图案之间的多个第一凹槽；
在所述第一衬层上形成第一掩埋层以填充所述多个第一凹槽；
去除所述第一掩埋层的边缘部分；
通过去除所述第一衬层的一部分来暴露所述多个第一基层图案；以及
通过使用第一蚀刻掩模蚀刻所述第一硬掩模层来形成所述第一硬掩模图案，所述第一蚀刻掩模包括所述多个第一基层图案的部分并且包括填充在所述多个第一凹槽中的所述第一掩埋层。


7.根据权利要求6所述的方法，其中，
所述形成所述多个第一基层图案和所述形成所述第一掩埋层包括：
在所述衬底上涂覆包括有机化合物的溶液，所述有机化合物包括碳氢化合物及其衍生物，以及
烘烤涂覆的包括所述有机化合物的所述溶液。


8.根据权利要求1所述的方法，其中，所述形成所述第二硬掩模图案在所述形成所述第一硬掩模图案之后进行，并且包括：
在所述衬底上方形成第二硬掩模层；
在所述第二硬掩模层上形成多个第二基层图案，所述多个第二基层图案以第二参考间距布置并在所述第一方向上延伸；
形成覆盖所述多个第二基层图案的顶表面和侧壁的第二衬层，所述第二衬层具有的顶表面使得形成分别在所述多个第二基层图案中的两个相邻的第二基层图案之间的多个第二凹槽；
在所述第二衬层上形成第二掩埋层以填充所述多个第二凹槽；
去除所述第二掩埋层的边缘部分；
通过去除所述第二衬层的一部分来暴露所述多个第二基层图案；以及
通过使用第二蚀刻掩模蚀刻所述第二硬掩模层来形成所述第二硬掩模图案，所述第二蚀刻掩模包括所述多个第二基层图案的部分并且包括填充在所述多个第二凹槽中的所述第二掩埋层。


9.根据权利要求6所述的方法，其中，所述去除所述第一掩埋层的所述边缘部分包括：
在所述第一掩埋层上方形成第一修整掩模图案；以及
通过使用所述第一修整掩模图案作为蚀刻掩模来去除所述第一掩埋层的所述边缘部分和所述第一基层图案的边缘部分。


10.根据权利要求8所述的方法，其中，所述去除所述第二掩埋层的所述边缘部分包括：
在所述第二掩埋层上方形成第二修整掩模图案；以及
通过使用所述第二修整掩模图案作为蚀刻掩模来去除所述第二掩埋层的所述边缘部分和所述第二基层图案的边缘部分。

【专利技术属性】
技术研发人员：崔宰福，安容奭，李承炯，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR