一种用于FPGA内嵌IP的可测试性设计方法技术

本发明专利技术提供了一种用于FPGA内嵌IP的可测试性设计方法，所述可测试性设计方法包括：接收设计文件和综合库，进行逻辑综合生成综合后的网表；接收所述综合后的网表，插入第一寄存器链并生成插链后的网表；接收并修改所述插链后的网表，插入第二寄存器链并生成修改后的网表；接收所述修改后的网表，生成测试向量并完成仿真。本发明专利技术的可测试性设计方法，其通过插入第二寄存器链，以改变内嵌IP的输入激励，从而使内嵌IP内的缺陷可通过DFT用例检测；且在避免对内嵌IP的电路结构做重大修改的前提下，可以明显提升内嵌IP的DFT测试覆盖率。

【技术实现步骤摘要】
一种用于FPGA内嵌IP的可测试性设计方法
本专利技术涉及集成电路芯片
，尤其涉及一种用于FPGA内嵌IP的可测试性设计方法。
技术介绍
可测试性设计(DFT，Designfortest)是较大规模数字IC设计的关键环节，在对样片进行具体功能测试前，通过DFT测试向量可以快速的筛选出带有工艺缺陷的样片，从而大幅提高样片测试效率。其中，测试向量的覆盖率，反映DFT设计能检测出样片缺陷的概率，即覆盖率越高，样片的检查越全面，遗漏缺陷样片的可能越小。与ASIC的设计不同，FPGA的设计既包括通过定制电路设计的可编程逻辑部分，也包括通过标准工艺库进行逻辑综合、布局布线等自动化流程单独完成设计的内嵌专用IP部分，如PCIE控制器、DDR控制器等。因此，整个芯片的DFT设计无法像普通ASIC一样通过EDA工具自动完成，而是对每个内嵌专用IP单独进行DFT设计，再与可编程逻辑集成到一起，成为一颗完整的FPGA芯片。基于上述因素，使FPGA设计的DFT覆盖率不同于ASIC容易控制，其需要人为干预，通过电路结构的修改来提高DFT的覆盖率。<本文档来自技高网...

【技术保护点】
1.一种用于FPGA内嵌IP的可测试性设计方法，其特征在于，所述可测试性设计方法包括：/n接收设计文件和综合库，进行逻辑综合生成综合后的网表；/n接收所述综合后的网表，插入第一寄存器链并生成插链后的网表；/n接收并修改所述插链后的网表，插入第二寄存器链并生成修改后的网表；/n接收所述修改后的网表，生成测试向量并完成仿真。/n

【技术特征摘要】
1.一种用于FPGA内嵌IP的可测试性设计方法，其特征在于，所述可测试性设计方法包括：
接收设计文件和综合库，进行逻辑综合生成综合后的网表；
接收所述综合后的网表，插入第一寄存器链并生成插链后的网表；
接收并修改所述插链后的网表，插入第二寄存器链并生成修改后的网表；
接收所述修改后的网表，生成测试向量并完成仿真。


2.根据权利要求1所述的可测试性设计方法，其特征在于，所述接收设计文件和综合库，进行逻辑综合生成综合后的网表之前还包括，输出包括用于产生运算结果的组合逻辑的内嵌IP。

【专利技术属性】
技术研发人员：季顺南，张勇，王俊，温长清，
申请(专利权)人：深圳市紫光同创电子有限公司，
类型：发明
国别省市：广东;44