低漏泄电路包括可以为Ｐ沟道或Ｎ沟道ＦＥＴ的第一、第二和第三晶体管。第一晶体管当被启用时提供输出电流而当被停用时呈现低漏泄电流。第二晶体管启用或停用该第一晶体管。第三晶体管将第一晶体管连接至预定电压（例如，Ｖ↓［ＤＤ］或Ｖ↓［ＳＳ］）或从该预定电压隔离开。该电路还可包括当第一晶体管被停用时向第一晶体管的源极提供参考电压的传输晶体管（ｐａｓｓ ｔｒａｎｓｉｓｔｏｒ）。在ＯＮ状态中，第一晶体管提供输出电流，且第二和第三晶体管不影响性能。在ＯＦＦ状态中，第二和第三晶体管被用于向第一晶体管提供合适电压以将其置于低漏泄状态。第一、第二、和第三晶体管可被用于电流镜、放大器级等内的低漏泄电流源。
Low leakage current source and active circuit
The low leakage circuit includes first, second and third transistors that can be P channel or N channel FET. The first transistor provides an output current when enabled and exhibits a low leakage current when disabled. The second transistor enables or disables the first transistor. The third transistor to the first transistor is connected to a predetermined voltage (for example, V: DD or V: SS) or from the predetermined voltage isolation. The circuit may also include a transmission transistor (pass, transistor) that provides a reference voltage to the source of the first transistor when the first transistor is disabled. In the ON state, the first transistor provides an output current, and the second and third transistors do not affect performance. In the OFF state, the second and third transistors are used to provide an appropriate voltage to the first transistor to be placed in a low leakage state. The first, second, and third transistors may be used in low leakage current sources such as current mirrors and amplifier stages.
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般性地涉及电子电路，尤其涉及电流源和有源电路。技术背景电流源被广泛用于为诸如放大器、缓冲器、振荡器等各种电路提供电流。电 流源可被用作偏置电路以提供偏置电流、用作有源负载以提供输出电流等。电流源 通常是在集成电路(IC)上制造成的，但也可用分立电路组件来实现。随着IC制造技术不断改善，晶体管的大小不断縮小。更小的晶体管大小使更 多的晶体管并由此使更复杂的电路能在ic管芯上制造，或者使更小的管芯能用于给定电路。更小的晶体管还支持更快的运行速度并提供其它益处。互补金属氧化物半导体(CMOS)技术被广泛用于数字电路和许多模拟电路。 在CMOS中縮小晶体管大小的主要问题是漏泄电流，它是在晶体管截止时穿过晶 体管的电流。更小的晶体管几何结构导致更高的电场(E场)，这对晶体管造成了 压力并导致氧化物击穿。为了减小E场，通常将较低的电源电压用于较小几何结 构的晶体管。然而，较低的电源电压也增加了晶体管的传播延迟，这对于高速电路 是不理想的。为了减小延迟和改善运行速度，晶体管的阈值电压(Vt)被降低。阈 值电压确定将晶体管导通的电压。然而，更低的阈值电压和更小的晶体管几何结构 导致更高的漏泄电流。随着CMOS技术縮得更小，漏泄电流更是一个问题。这是因为漏泄电流相对 于晶体管尺寸的减小以高的速率增大。漏泄电流会影响诸如锁相环(PLL)、振荡 器、数模转换器(DAC)等某些电路的性能。用于对抗漏泄电流的一些常用技术包括使用高阈值电压(高Vt)晶体管和/或 更大的晶体管尺寸(例如，更长的栅极长度)。高Vt晶体管会影响电路性能(例 如，较慢的速度)并且通常要求在IC制造工艺中有额外的掩模步骤。更大的尺寸 晶体管在对抗漏泄电流上效果不大，因为(l)漏泄电流与沟道长度的变化关系相对 较弱以及(2)对于可将沟道长度延伸多长有实际限制。因此，这两个方案对于某些电路是不够的。因此，本
内需要一种具有低漏泄电流和良好性能的电流源。
技术实现思路
这里描述了适用于各种电路块(例如，放大器、缓冲器、振荡器、DAC等) 的低漏泄电流源和有源电路。有源电路是具有至少一个晶体管的任何电路，而电流源是有源电路的一种类型。对于低漏泄电路，晶体管当在ON (导通)状态中被启 用时提供输出电流而当在OFF (截止)状态中被停用时呈现低漏泄电流。由于漏 泄电流是阈值电压的强函数，所以通过操纵该晶体管的栅极和源极上的电压以增大 该晶体管的阈值电压进而减小漏泄电流来实现低漏泄电流。在一个实施例中，电路包括可以为P沟道场效应晶体管(P-FET)或N沟道 场效应晶体管(N-FET)的第一、第二和第三晶体管。第一晶体管当被启用时提供 输出电流而当被停用时呈现低漏泄电流。第二晶体管耦合至该第一晶体管并启用或 停用该第一晶体管。第三晶体管与该第一晶体管串联耦合并将第一晶体管连接至预 定电压或从该预定电压隔离开，该预定电压可以是正电源电压、电路接地(circuit ground)、负电源电压、受控电压、或一些其它电压。该电路还可包括当该第一晶 体管被停用时向第一晶体管的源极提供参考电压的传输晶体管(pass transistor)。 在ON状态中，第一晶体管提供输出电流，且第二和第三晶体管不影响性能。在 OFF状态中，第二和第三晶体管被用于向第一晶体管提供合适电压以将其置于低 漏泄状态。第一、第二、和第三晶体管可被用于电流镜内的低漏泄电流源。在该情形中， 电流镜还包括第四和第五晶体管。第四晶体管被二极管式连接并接收来自电流源的 参考电流。第五晶体管与第四晶体管串联耦合。第一和第三晶体管与第四和第五晶 体管呈镜像，并且输出电流与参考电流相关。低漏泄电流源可被用作有源负载(例 如，用于放大器)、提供偏置电流的偏置电路等。该第一、第二、和第三晶体管还 可被用于放大器级。在该情形中，第一晶体管可作为提供信号增益的增益晶体管来 工作。以下更具体地描述了本专利技术的各方面和实施例。 附图说明当结合其中通篇相同标号相对应地标识相同部分的附图阅读以下阐述的具描述时，本专利技术的特征和实质将变得更加明显。 图l示出了一常规电流镜。图2示出了一 N-MOS低漏泄电流镜。图3A和3B分别示出了处于ON和OFF状态的图2的低漏泄电流镜。图4示出了一 P-MOS低漏泄电流镜。图5示出了另一 N-MOS低漏泄电流镜。图6示出了利用图2和图4中的低漏泄电流源的单级放大器。图7和8示出了利用图5中的低漏泄电流源的两个单级放大器。图9示出了利用低漏泄电路的双级放大器。图IO示出了具有低漏泄电路的PLL。具体描述措辞"示例性"在此被用来表示"用作示例、实例、或例示"。在此描述为 "示例性"的任何实施例或设计都无需被理解为优选或优于其它实施例或设计。这里描述的低漏泄电流源和有源电路可用具有可调节晶体管阈值电压的各种 技术来实现。 一些示例性技术包括P沟道金属氧化物半导体场效应晶体管 (MOSFET) 、 N沟道MOSFET等。为了简明起见，以下描述针对用FET实现的 电路，并进一步假定(l)集成电路的块体(bulk) /衬底/主体被连接至可以是电路接 地的低压电源(Vss) ， (2)N-FET的主体被连接至该低压电源，以及(3)P-FET的主 体被连接至高压电源(VDD)。同样为了简单起见，在以下的描述中低压电源是电 路接地。图1示出了常规N-MOS电流镜100的示意图。电流镜100包括N-FET 112 和122以及电流源114。 N-FET 112被二极管式连接(diode connected)且其源极 被耦合至电路接地，其栅极被耦合至其漏极，并且其漏极被耦合至电流源114。电 流源114提供了参考电流Iref。 N-FET 122将其源极耦合至电路接地，将其栅极耦 合至N-FET 112的栅极，而其漏极提供输出电流I。ut。在正常工作期间，N-FET 112的栅-源电压(Vgs)被设成使得来自电流源114 的电流Iw通过N-FET 112。相同的Vgs电压被施加在N-FET 122上，因为N-FET 112 和122的栅极被耦合在一起且它们的源极也被耦合在一起。如果N-FET 122与 N-FET 112等同，则由于对于这两个N-FET而言Vgs电压相同从而使N-FET 122 被强制提供相同的Iref电流。N-FET 122因此是与N-FET 112成镜像的电流源。N-FET 122还可被设计成提供与I^电流相关(而并不一定要相等)的输出电流。 来自N-FET 122的I。ut电流取决于流过N-FET 112的W电流以及N-FET 122的尺 寸(size)与N-FET 112的尺寸的比率。通过使电流源114崩溃(collapse)或转为关可将电流镜100转为关。当这发 生时，仅有漏泄电流流过N-FET 112和122，其中漏泄电流的量是由诸如这些N-FET 的阈值电压(Vt)、漏-源电压(Vds)以及栅-源电压(Vgs)等各种参数确定的。 对于某些应用，N-FET 122的漏泄电流可能过高，尤其是当晶体管尺寸縮小时。图2示出了 N-MOS低漏泄电流镜200的一个实施例的示意图。电流镜200包 括N沟道N-FET 210、 212、 220、 222及224和电流源214。 本文档来自技高网...
【技术保护点】
一种集成电路，包括： 第一晶体管，用以在被启用时提供输出电流并在被停用时呈现低漏泄电流； 第二晶体管，被耦合至所述第一晶体管且用以启用或停用所述第一晶体管；以及 第三晶体管，与所述第一晶体管串联耦合并用以在所述第一晶体管被停用时将所述第一晶体管与预定电压隔离开。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：O弗洛拉舒，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：US[美国]
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