集成电路器件及其制造方法技术

在一些实施例中，本发明专利技术涉及集成电路器件。晶体管结构包括通过栅极电介质与衬底分隔开的栅电极和设置在位于栅电极的相对侧上的衬底内的一对源极/漏极区域。下导电插塞设置为穿过下层间介电(ILD)层并且接触第一源极/漏极区域。覆盖层设置在下导电插塞正上方。上层间介电(ILD)层设置在覆盖层和下ILD层上方。上导电插塞设置为穿过上ILD层并且位于覆盖层正上方。本发明专利技术的实施例还涉及制造集成电路器件的方法。

【技术实现步骤摘要】
集成电路器件及其制造方法
本专利技术的实施例涉及集成电路器件及其制造方法。
技术介绍
在集成电路(IC)的制造中，器件形成在晶圆上并且通过导电互连层连接。这些导电互连层可以在所谓的中段制程(MOL)工艺或后段制程(BEOL)工艺期间形成。MOL和BEOL工艺类似，因为它们都在介电层中形成开口(例如，介电层中的接触孔、沟槽或通孔)，并且然后用导电材料填充这些开口。MOL与BEOL的不同之处在于，MOL通常在制造工艺中更早发生，并且可以指的是在衬底中形成至导电区域(诸如源极/漏极区域)的接触件的工艺；然而，BEOL通常在制造工艺中更晚发生，并且可以指的是在通过MOL形成的接触件之上形成连续的金属化层和通孔的工艺。
技术实现思路
本专利技术的一些实施例提供了一种集成电路器件，包括：晶体管结构，包括设置在衬底上的一对源极/漏极区域和位于所述一对源极/漏极区域之间的栅电极，所述栅电极通过栅极电介质与所述衬底分隔开；下导电插塞，设置为穿过下层间介电(ILD)层并且接触第一源极/漏极区域；覆盖层，设置在所述下导电插塞正上方；上层间介电(I本文档来自技高网...

【技术保护点】
1.一种集成电路器件，包括：/n晶体管结构，包括设置在衬底上的一对源极/漏极区域和位于所述一对源极/漏极区域之间的栅电极，所述栅电极通过栅极电介质与所述衬底分隔开；/n下导电插塞，设置为穿过下层间介电(ILD)层并且接触第一源极/漏极区域；/n覆盖层，设置在所述下导电插塞正上方；/n上层间介电(ILD)层，设置在所述覆盖层和所述下层间介电层上方；以及/n上导电插塞，设置为穿过所述上层间介电层并且位于所述覆盖层正上方。/n

【技术特征摘要】
20190930 US 62/908,029;20200409 US 16/844,1331.一种集成电路器件，包括：
晶体管结构，包括设置在衬底上的一对源极/漏极区域和位于所述一对源极/漏极区域之间的栅电极，所述栅电极通过栅极电介质与所述衬底分隔开；
下导电插塞，设置为穿过下层间介电(ILD)层并且接触第一源极/漏极区域；
覆盖层，设置在所述下导电插塞正上方；
上层间介电(ILD)层，设置在所述覆盖层和所述下层间介电层上方；以及
上导电插塞，设置为穿过所述上层间介电层并且位于所述覆盖层正上方。


2.根据权利要求1所述的集成电路器件，其中，所述覆盖层包括钨。


3.根据权利要求1所述的集成电路器件，其中，所述上导电插塞包括金属芯和内衬所述金属芯与所述上层间介电层的界面的混合阻挡层。


4.根据权利要求3所述的集成电路器件，其中，所述金属芯包括钌；并且其中，所述混合阻挡层包括氧化钌。


5.根据权利要求4所述的集成电路器件，其中，所述混合阻挡层具有在从10nm至15nm的范围内的厚度。


6.根据权利要求1所述的集成电路器件，其中，所述下导电插塞包括钴。


7.根据权利要求1所述的集成电路器件，还包括：
第一接触蚀刻停止层，设置在所述上层间介电层和所述下层间介电层之间；
其中，所述...

【专利技术属性】
技术研发人员：张正伟，王菘豊，刘奕莹，朱家宏，李芳苇，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71