半导体器件制造技术

半导体器件包括：第一和第二有源图案，分别在衬底的第一和第二有源区上；一对第一源极/漏极图案和在其间的第一沟道图案，其中所述一对第一源极/漏极图案在第一有源图案的上部中；一对第二源极/漏极图案和在其间的第二沟道图案，其中所述一对第二源极/漏极图案在第二有源图案的上部中；以及第一和第二栅电极，分别与第一和第二沟道图案交叉。第一和第二栅电极中的每个包括与第一和第二沟道图案中的对应一个相邻的第一金属图案。第一和第二沟道图案包括SiGe。第二沟道图案的Ge浓度高于第一沟道图案的Ge浓度。第二栅电极的第一金属图案的厚度大于第一栅电极的第一金属图案的厚度。

【技术实现步骤摘要】
半导体器件
本专利技术构思的实施方式涉及一种半导体器件，更具体地，涉及一种包括场效应晶体管的半导体器件及其制造方法。
技术介绍
半导体器件可以包括包含金属氧化物半导体场效应晶体管(MOSFET)的集成电路。随着半导体器件的尺寸和设计规则减小，MOSFET已经按比例缩小。半导体器件的操作特性可能由于MOSFET的尺寸减小而变差。因此，研究了在克服高集成度的限制的同时具有优异的性能的半导体器件的各种形成方法。
技术实现思路
本专利技术构思的实施方式可以提供具有改善的电特性的半导体器件。在一些实施方式中，半导体器件可以包括：衬底，其包括第一有源区和第二有源区；第一有源图案和第二有源图案，分别在第一有源区和第二有源区上；一对第一源极/漏极图案和在所述一对第一源极/漏极图案之间的第一沟道图案，其中所述一对第一源极/漏极图案在第一有源图案的上部中；一对第二源极/漏极图案和在所述一对第二源极/漏极图案之间的第二沟道图案，其中所述一对第二源极/漏极图案在第二有源图案的上部中；以及第一栅电极和第二栅电极，分别与第一沟道图案和第二沟道图案交叉。第一栅电极和第二栅电极中的每个可以包括与第一和第二沟道图案中的对应一个相邻的第一金属图案。第一和第二沟道图案可以包括硅锗(SiGe)。第二沟道图案的锗(Ge)的浓度可以高于第一沟道图案的锗(Ge)的浓度，第二栅电极的第一金属图案的厚度可以大于第一栅电极的第一金属图案的厚度。在一些实施方式中，半导体器件可以包括：衬底，其包括第一有源区和第二有源区；第一有源图案和第二有源图案，分别在第一有源区和第二有源区上；一对第一源极/漏极图案和在所述一对第一源极/漏极图案之间的第一沟道图案，其中一对第一源极/漏极图案和第一沟道图案在第一有源图案的上部中；一对第二源极/漏极图案和在所述一对第二源极/漏极图案之间的第二沟道图案，其中一对第二源极/漏极图案和第二沟道图案在第二有源图案的上部中；第一和第二栅电极，分别与第一和第二沟道图案交叉；第一栅极电介质图案，在第一栅电极和第一沟道图案之间；以及第二栅极电介质图案，在第二栅电极和第二沟道图案之间。第一沟道图案的锗(Ge)的浓度可以不同于第二沟道图案的锗(Ge)的浓度，第一栅极电介质图案可以包括镧(La)或铝(Al)。在一些实施方式中，半导体器件可以包括：衬底，其包括在第一方向上彼此间隔开的P型金属氧化物半导体场效应晶体管(PMOSFET)区和N型金属氧化物半导体场效应晶体管(NMOSFET)区；第一有源图案和第二有源图案，分别在PMOSFET区和NMOSFET区上；第一和第二有源图案，在与第一方向交叉的第二方向上延伸；在衬底上的器件隔离层，该器件隔离层在第一和第二有源图案中的每个的下部的侧壁之上延伸，第一和第二有源图案具有从器件隔离层的顶表面向上突出的上部并且第一有源图案的上部包括半导体图案；在第一有源图案的上部中的一对第一源极/漏极图案；在第二有源图案的上部中的一对第二源极/漏极；栅电极，与第一和第二有源图案交叉并在第一方向上延伸；栅极电介质图案，在栅电极与第一和第二有源图案之间；有源接触，电连接到第一和第二源极/漏极图案；以及互连线，在有源接触上并电连接到有源接触和栅电极。第一有源图案的半导体图案可以包括硅锗(SiGe)。第一有源图案的半导体图案还可以包括作为杂质的氮(N)。半导体图案中锗(Ge)的浓度可以从半导体图案的顶表面向半导体图案的底表面增加。半导体图案中的氮(N)的浓度可以从半导体图案的顶表面向半导体图案的底表面减小。附图说明鉴于附图和伴随的详细描述，本专利技术构思将变得更加明显。图1是示出根据本专利技术构思的一些实施方式的半导体器件的平面图。图2A、图2B、图2C和图2D分别是沿图1的线A-A'、B-B'、C-C'和D-D'截取的截面图。图3是图2A的第一有源区的放大截面图。图4、图6、图8、图10、图12、图14和图16是示出根据本专利技术构思的一些实施方式的制造半导体器件的方法的平面图。图5A、图7A、图9A、图11A、图13A、图15A和图17A分别是沿图4、图6、图8、图10、图12、图14和图16的线A-A'截取的截面图。图5B、图7B、图9B、图11B、图13B、图15B和图17B分别是沿图4、图6、图8、图10、图12、图14和图16的线B-B'截取的截面图。图15C和图17C分别是沿图14和图16的线C-C'截取的截面图。图15D和图17D分别是沿图14和图16的线D-D'截取的截面图。图18和图19是沿图1的线A-A'截取的截面图，以示出根据本专利技术构思的一些实施方式的半导体器件。图20A、图20B和图20C分别是沿图1的线A-A'、C-C'和D-D'截取的截面图，以示出根据本专利技术的一些实施方式的半导体器件。具体实施方式图1是示出根据本专利技术构思的一些实施方式的半导体器件的平面图。图2A、图2B、图2C和图2D分别是沿图1的线A-A'、B-B'、C-C'和D-D'截取的截面图。图3是图2A的第一有源区的放大截面图。参考图1和图2A至图2D，可以提供包括PMOSFET区PR和NMOSFET区NR的衬底100。衬底100可以是包括硅、锗或硅锗的半导体衬底，或者可以是化合物半导体衬底。在一些实施方式中，衬底100可以是硅衬底。在一些实施方式中，PMOSFET区PR和NMOSFET区NR可以被包括在逻辑单元区中，构成半导体器件的逻辑电路的逻辑晶体管设置在该逻辑单元区上。例如，构成逻辑电路的逻辑晶体管可以设置在衬底100的逻辑单元区上。逻辑晶体管中的一些可以设置在PMOSFET区PR和/或NMOSFET区NR上。PMOSFET区PR和NMOSFET区NR可以由形成在衬底100的上部中的第二沟槽TR2限定。第二沟槽TR2可以设置在PMOSFET区PR和NMOSFET区NR之间。PMOSFET区PR和NMOSFET区NR可以在第一方向D1上彼此间隔开并且第二沟槽TR2插设在其间。PMOSFET区PR和NMOSFET区NR中的每个可以在与第一方向D1交叉的第二方向D2上延伸。第一方向D1可以垂直于第二方向D2。PMOSFET区PR可以包括第一有源区PR1、第二有源区PR2和第三有源区PR3。第一至第三有源区PR1、PR2和PR3可以在第二方向D2上彼此间隔开。第一有源区PR1上的PMOS晶体管的阈值电压的绝对值可以高于第二有源区PR2上的PMOS晶体管的阈值电压的绝对值。第二有源区PR2上的PMOS晶体管的阈值电压的绝对值可以高于第三有源区PR3上的PMOS晶体管的阈值电压的绝对值。第一有源图案AP1可以提供在PMOSFET区PR上，第二有源图案AP2可以提供在NMOSFET区NR上。第一和第二有源图案AP1和AP2可以在第二方向D2上延伸。第一和第二有源图案AP1和AP2可以是衬底100的垂直突出的部分。第一沟槽TR1可以被限定在彼此相邻的第一有源图案AP1之间以及彼此相邻的第二有源图案AP2之间本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n衬底，其包括第一有源区和第二有源区；/n第一有源图案和第二有源图案，分别在所述第一有源区和所述第二有源区上；/n一对第一源极/漏极图案和在所述一对第一源极/漏极图案之间的第一沟道图案，其中所述一对第一源极/漏极图案在所述第一有源图案的上部中；/n一对第二源极/漏极图案和在所述一对第二源极/漏极图案之间的第二沟道图案，其中所述一对第二源极/漏极图案在所述第二有源图案的上部中；以及/n第一栅电极和第二栅电极，分别与所述第一沟道图案和所述第二沟道图案交叉，/n其中，所述第一栅电极和所述第二栅电极中的每个包括与所述第一沟道图案和所述第二沟道图案中的相应一个相邻的第一金属图案，/n其中，所述第一沟道图案和所述第二沟道图案包括硅锗(SiGe)，/n其中，所述第二沟道图案的锗(Ge)的浓度高于所述第一沟道图案的锗(Ge)的浓度，以及/n其中，所述第二栅电极的所述第一金属图案的厚度大于所述第一栅电极的所述第一金属图案的厚度。/n

【技术特征摘要】
20190917 KR 10-2019-01140811.一种半导体器件，包括：
衬底，其包括第一有源区和第二有源区；
第一有源图案和第二有源图案，分别在所述第一有源区和所述第二有源区上；
一对第一源极/漏极图案和在所述一对第一源极/漏极图案之间的第一沟道图案，其中所述一对第一源极/漏极图案在所述第一有源图案的上部中；
一对第二源极/漏极图案和在所述一对第二源极/漏极图案之间的第二沟道图案，其中所述一对第二源极/漏极图案在所述第二有源图案的上部中；以及
第一栅电极和第二栅电极，分别与所述第一沟道图案和所述第二沟道图案交叉，
其中，所述第一栅电极和所述第二栅电极中的每个包括与所述第一沟道图案和所述第二沟道图案中的相应一个相邻的第一金属图案，
其中，所述第一沟道图案和所述第二沟道图案包括硅锗(SiGe)，
其中，所述第二沟道图案的锗(Ge)的浓度高于所述第一沟道图案的锗(Ge)的浓度，以及
其中，所述第二栅电极的所述第一金属图案的厚度大于所述第一栅电极的所述第一金属图案的厚度。


2.根据权利要求1所述的半导体器件，其中，所述第二有源区上的第二晶体管的阈值电压的第二绝对值小于所述第一有源区上的第一晶体管的阈值电压的第一绝对值。


3.根据权利要求1所述的半导体器件，其中，所述第一金属图案包括功函数金属，所述功函数金属被配置为调节晶体管的阈值电压。


4.根据权利要求1所述的半导体器件，其中所述第一金属图案包括钛氮化物(TiN)、钽氮化物(TaN)、钛氮氧化物(TiON)、钛硅氮化物(TiSiN)、钛铝氮化物(TiAlN)、钨碳氮化物(WCN)和/或钼氮化物(MoN)。


5.根据权利要求1所述的半导体器件，还包括：
在所述衬底的N型金属氧化物半导体场效应晶体管(NMOSFET)区上的第三有源图案；
在所述第三有源图案的上部中的一对第三源极/漏极图案；以及
在所述一对第三源极/漏极图案之间的第三沟道图案，
其中，所述第一有源区和所述第二有源区被包括在所述衬底的P型金属氧化物半导体场效应晶体管(PMOSFET)区中，并且
其中，所述第三沟道图案包括硅(Si)。


6.根据权利要求1所述的半导体器件，其中，所述第一沟道图案还包括作为杂质的氮(N)。


7.根据权利要求1所述的半导体器件，其中，所述第一沟道图案中的锗(Ge)的浓度从所述第一沟道图案的顶部向所述第一沟道图案的底部增大。


8.根据权利要求1所述的半导体器件，还包括：
分别在所述第一沟道图案和所述第一栅电极之间以及在所述第二沟道图案和所述第二栅电极之间的栅极电介质图案，
其中，所述第一金属图案与所述栅极电介质图案直接接触。


9.根据权利要求1所述的半导体器件，还包括：
在所述衬底中的器件隔离层，所述器件隔离层在所述第一有源图案和所述第二有源图案中的每个的下部的侧壁之上延伸，
其中，所述第一有源图案和所述第二有源图案中的每个的所述上部从所述器件隔离层的顶表面向上突出。


10.根据权利要求1所述的半导体器件，
其中，所述第一沟道图案包括垂直堆叠的第一沟道图案，
其中，所述第二沟道图案包括垂直堆叠的第二沟道图案，
其中，所述第一栅电极在每个所述第一沟道图案的顶表面、底表面和两个侧壁上，以及
其中，所述第二栅电极在每个所述第二沟道图案的顶表面、底表面和两个侧壁上。


11.一种半导体器件，包括：
衬底，其包括第一有源区和第二有源区；
第一有源图案和第二有源图案，分别在所述第一有源区和所述第二有源区上；
一对第一源极/漏极图案和在所述一对第一源极/漏极图案之间的第一沟道图案，其中所述一对第一源极/漏极图案和所述第一沟道图案在所述第一有源图案的上部中；
...

【专利技术属性】
技术研发人员：朴钟昊，宋在烈，金完敦，李炳训，M哈桑，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR