半导体装置和制造半导体装置的方法制造方法及图纸

一种半导体装置，包括基板和在基板中的多个源极/漏极(S/D)区域，其中多个源极/漏极区域中的每一者包括具有第一掺杂剂类型的第一掺杂剂，并且多个源极/漏极区域中的每一者电性耦合在一起。半导体装置还包括在基板上方的栅极堆叠。半导体装置还包括在基板中的通道区域，其中通道区域在栅极堆叠下方且在多个源极/漏极区域中的相邻的源极/漏极区域之间，通道区域包括具有第一掺杂剂类型的第二掺杂剂，并且在通道区域中第二掺杂剂的浓度小于多个源极/漏极区域每一者中的第一掺杂剂的浓度。

【技术实现步骤摘要】
半导体装置和制造半导体装置的方法
本揭示内容是关于去耦电容器和其制造方法。
技术介绍
随着技术节点持续缩小，电源供应杂讯、同时的切换杂讯、或动态的切换杂讯越来越受到人们关注。这些杂讯由从其他信号节点耦合的电源供应线上的切换杂讯引起。去耦电容器用以滤除在介于正电源供应电压与较低电源供应电压之间耦合的杂讯。在一些情况下，此种功率杂讯由使用大电流和具有高频的高密度集成电路(integratedcircuit；IC)中的晶体管诱发，此导致突然的电压降。在集成电路的电源网格上可存在全域的电压降和局部的电压降两者。在一些方式中，此电压降通过引入局部的电流源(诸如电容器)而减少，以将电流突波(currentsurge)从电源网格去耦，而由此减少电源网格上的杂讯。
技术实现思路
本揭示内容的一态样提供了一种半导体装置，包含：基板、多个源极/漏极(S/D)区域、栅极堆叠、以及通道区域。多个源极/漏极(S/D)区域在基板中，其中源极/漏极区域的每一者包括具有第一掺杂剂类型的第一掺杂剂，并且源极/漏极区域的每一者电性耦合在一起。栅极堆叠在基板上方。通道区域在基板中，其中通道区域在栅极堆叠下方且在介于源极/漏极区域的相邻的源极/漏极区域之间，通道区域包括具有第一掺杂剂类型的第二掺杂剂，并且通道区域中的第二掺杂剂的浓度小于源极/漏极区域的每一者中的第一掺杂剂的一浓度。本揭示内容的另一态样提供了一种半导体装置，包含：p型掺杂基板、通道区域、第一源极/漏极(S/D)区域、以及第二源极/漏极区域。通道区域在p型掺杂基板中，其中通道区域包括具有第一掺杂剂类型的第一掺杂剂，并且通道区域具有第一掺杂剂浓度的第一掺杂剂。第一源极/漏极(S/D)区域在基板中，其中第一源极/漏极区域包括具有第一掺杂剂类型的第二掺杂剂，第一源极/漏极区域具有第二掺杂剂浓度的第二掺杂剂，并且第二掺杂剂浓度为第一掺杂剂浓度的至少两倍。第二源极/漏极区域在基板中，其中第二源极/漏极区域包括具有第一掺杂剂类型的第三掺杂剂，第二源极/漏极区域具有第三掺杂剂浓度的第三掺杂剂，第三掺杂剂浓度为第一掺杂剂浓度的至少两倍，并且第二源极/漏极区域电性耦合至第一源极/漏极区域。本揭示内容的又另一态样提供了一种制造半导体装置的方法，包含：将具有一第一掺杂剂类型的一第一掺杂剂布植至一基板中，以定义多个源极/漏极(S/D)区域；将具有该第一掺杂剂类型的一第二掺杂剂布植至该基板中，以在所述多个源极/漏极区域的介于相邻的源极/漏极区域之间定义一通道区域，其中在该通道区域中该第二掺杂剂的一掺杂剂浓度小于在所述多个源极/漏极区域的每一者中的该第一掺杂剂的一掺杂剂浓度的一半；在该通道区域上方形成一栅极堆叠；以及将所述多个源极/漏极区域中的每一者电性耦合在一起。附图说明当结合附图阅读时，根据以下详细描述可更好地理解本揭示案的态样。应注意，根据工业标准实践，各种特征未按比例绘制。事实上，为论述清楚，各特征的尺寸可任意地增加或缩小。图1为根据一些实施方式的p型金属氧化物半导体(p-typemetaloxidesemiconductor；PMOS)去耦电容器的透视图；图2为根据一些实施方式的n型金属氧化物半导体(n-typemetaloxidesemiconductor；NMOS)去耦电容器的透视图；图3为根据一些实施方式的p型金属氧化物半导体(PMOS)去耦电容器的透视图；图4为根据一些实施方式的集成电路的俯视图；图5为根据一些实施方式的集成电路的俯视图；图6为根据一些实施方式的制造金属氧化物半导体(metaloxidesemiconductor；MOS)去耦电容器的方法的流程图；图7A至图7F为根据一些实施方式的制造的不同阶段期间的金属氧化物半导体(MOS)去耦电容器的透视图。【符号说明】100:去耦电容器102:基板104:n阱110:栅极结构112:栅极介电质114:栅极电极120:源极/漏极区域130:通道区域140:接触件150:端子155:端子200:n型金属氧化物半导体去耦电容器220:源极/漏极区域230:通道区域300:n型金属氧化物半导体去耦电容器330:通道区域360:轻掺杂漏极区域400:集成电路402:第一p型金属氧化物半导体单元402a:栅极结构402b:第一掺杂区域402c:n阱404:第二p型金属氧化物半导体单元404a:栅极结构404b:第二掺杂区域404c:n阱406:n型金属氧化物半导体去耦电容器单元406a:栅极结构406b:第三掺杂区域500:集成电路600:方法605:操作610:操作615:操作620:操作625:操作630:操作700:金属氧化物半导体去耦电容器710:毯覆离子布植制程720:靶式离子布植制程730:靶式离子布植制程740:毯覆离子布植制程D1:距离D2:距离具体实施方式以下揭示内容提供许多不同实施方式或实施例，以便实施所提供标的的不同特征。下文描述部件、值、操作、材料、布置、或类似项的特定实施例，以简化本揭示内容。当然，此等特定实施例仅为实施例而不意欲为限制性的。也考虑其他部件、值、操作、材料、布置、或类似项也。举例而言，在随后描述中在第二特征上方或在第二特征上第一特征的形成可包括第一和第二特征形成为直接接触的实施方式，以及亦可包括额外特征可形成在第一和第二特征之间，使得第一和第二特征可不直接接触的实施方式。另外，本揭示案在各实施例中可重复参考符号及/或字母。此重复为出于简单清楚的目的，且本身不指示所论述各实施方式和/或配置之间的关系。另外，空间相对用语，诸如“之下”、“下方”、“下部”、“上方”、“上部”和类似者，在此为便于描述可用于描述诸图中所图示一个元件或特征与另一(些)元件或(多个)特征的关系。除图形中描绘的方向外，空间相对用语意图是包含装置在使用或操作中的不同方向。设备可为不同朝向(旋转90度或在其他的方向)和可因此同样地解释在此使用的空间相对的描述词。随着技术节点持续缩小和集成电路(IC)合并进更多可携式装置，尺寸和功耗为改进集成电路的焦点。减小去耦电容器的尺寸有助于增大集成电路中的每单元面积的元件数。然而，减小去耦电容器的尺寸亦引入了与可靠性和制造良率相关的处理问题。在一些方式中，导电栅极或导电接触件形成于基板中的浅沟槽隔离(shallowtrenchisolation；STI)特征上方，以形成去耦电容器。缩小技术节点会减小浅沟槽隔离特征的尺寸，其产生关于在浅沟槽隔离特征上可靠地形成导电栅极或接触件的处理问题。此增大了制造错误的风险，降低了制造良率。<本文档来自技高网...

【技术保护点】
1.一种半导体装置，其特征在于，包含：/n一基板；/n多个源极/漏极区域，在该基板中，其中所述多个源极/漏极区域的每一者包括具有一第一掺杂剂类型的一第一掺杂剂，并且所述多个源极/漏极区域的每一者电性耦合在一起；/n一栅极堆叠，在该基板上方；以及/n一通道区域，在该基板中，其中该通道区域在该栅极堆叠下方且在介于所述多个源极/漏极区域的相邻的源极/漏极区域之间，该通道区域包括具有该第一掺杂剂类型的一第二掺杂剂，并且该通道区域中的该第二掺杂剂的一浓度小于所述多个源极/漏极区域的每一者中的该第一掺杂剂的一浓度。/n

【技术特征摘要】
20190917 US 16/573,7251.一种半导体装置，其特征在于，包含：
一基板；
多个源极/漏极区域，在该基板中，其中所述多个源极/漏极区域的每一者包括具有一第一掺杂剂类型的一第一掺杂剂，并且所述多个源极/漏极区域的每一者电性耦合在一起；
一栅极堆叠，在该基板上方；以及
一通道区域，在该基板中，其中该通道区域在该栅极堆叠下方且在介于所述多个源极/漏极区域的相邻的源极/漏极区域之间，该通道区域包括具有该第一掺杂剂类型的一第二掺杂剂，并且该通道区域中的该第二掺杂剂的一浓度小于所述多个源极/漏极区域的每一者中的该第一掺杂剂的一浓度。


2.根据权利要求1所述的半导体装置，其特征在于，其中该第一掺杂剂类型为p型。


3.根据权利要求1所述的半导体装置，其特征在于，其中该第一掺杂剂类型为n型。


4.根据权利要求1所述的半导体装置，其特征在于，还包含一n阱，该n阱在该基板中，其中该n阱在该通道区域和所述多个源极/漏极区域的所述相邻的源极/漏极区域下方延伸。


5.根据权利要求1所述的半导体装置，其特征在于，其中在该通道区域中该第二掺杂剂的该浓度小于在所述多个源极/漏极区域的每一者中的该第一掺杂剂的该浓度的一半。


6.一种半导体装置，其特征在于，包含：
一p型掺杂基板；
一通道区域，在该p型掺杂基板中，其中该通道区域包括具有一第一掺杂剂类型的一第一掺杂剂，并且该通道区域具有一第一掺杂剂浓度的该第一掺杂剂；
一第一源极/漏极区域，在该基板中，其中该第...

【专利技术属性】
技术研发人员：刘思麟，洪照俊，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71