集成电路器件制造技术

一种集成电路器件包括：存储结构，包括存储堆叠部、存储单元互连部以及围绕存储堆叠部和存储单元互连部的存储单元绝缘部；外围电路结构，包括外围电路板、形成在外围电路板上的外围电路区域和在外围电路区域与存储结构之间的外围电路互连部；多个导电接合结构，在第一区域中在存储单元互连部与外围电路互连部之间的边界上，该第一区域在垂直方向上与存储堆叠部重叠；以及贯通电极，在第二区域中穿透存储单元绝缘部和外围电路板中的一个并延伸到外围电路互连部中包括的下导电图案，该第二区域在垂直方向上与存储单元绝缘部重叠。区域在垂直方向上与存储单元绝缘部重叠。区域在垂直方向上与存储单元绝缘部重叠。

【技术实现步骤摘要】
集成电路器件


[0001]本专利技术构思涉及集成电路器件，更具体地，涉及包括具有外围上单元(COP)结构的非易失性存储器件的集成电路器件。

技术介绍

[0002]随着信息通信装置的多功能化，包括存储器件的集成电路器件已经变成大容量存储并被高度集成，因此存储单元的尺寸已经逐渐减小，并且包括在存储器件中的用于存储器件的操作和电连接的操作电路和互连结构正变得更加复杂。因此，对包括这样的存储器件的集成电路器件存在需求，该存储器件具有在提高集成度的同时具有优良电特性的结构。

技术实现思路

[0003]本专利技术构思提供一种集成电路器件，该集成电路器件具有能够在提高的集成和减小的芯片尺寸的情况下提高互连结构的可靠性的结构。
[0004]根据本专利技术构思的一些方面，提供一种集成电路器件，该集成电路器件包括：存储结构，包括存储堆叠部(memory stack unit)、存储单元互连部(memory cell interconnection unit)、以及围绕存储堆叠部和存储单元互连部的存储单元绝缘部(memory cell insulation unit)，该存储单元互连部包括配置为可电连接到存储堆叠部的多个上导电图案；外围电路结构，包括外围电路板、在外围电路板上的外围电路区域以及外围电路互连部，该外围电路互连部包括在外围电路区域和存储结构之间的多个下导电图案并接合到存储单元互连部；多个导电接合结构，在第一区域中在存储单元互连部和外围电路互连部之间的边界上，该第一区域在垂直方向上与存储堆叠部重叠，所述多个导电接合结构是将从所述多个第一上导电图案当中选择的多个第一上导电图案和从所述多个下导电图案当中选择的相应多个第一下导电图案接合的产物；以及贯通电极，在第二区域中穿透存储单元绝缘部和外围电路板中的一个并在垂直方向上延伸到从所述多个下导电图案当中选择的第二下导电图案，该第二区域在垂直方向上与存储单元绝缘部重叠。
[0005]根据本专利技术构思的一方面，提供一种集成电路器件，该集成电路器件包括：存储结构，包括存储堆叠部、存储单元互连部以及围绕存储堆叠部和存储单元互连部的存储单元绝缘部，该存储堆叠部包括在第一水平方向上延伸的多条位线，该存储单元互连部包括配置为可电连接到所述多条位线的多个上导电图案；外围电路结构，包括外围电路板、在外围电路板上的外围电路区域以及外围电路互连部，该外围电路互连部包括在外围电路区域和存储结构之间的多个下导电图案并接合到存储单元互连部；导电接合结构，在第一区域中在存储单元互连部和外围电路互连部之间的边界上，该第一区域在垂直方向上与存储堆叠部重叠，该导电接合结构是将从所述多个上导电图案当中选择的第一上导电图案和从所述多个下导电图案当中选择的第一下导电图案接合的产物；以及多个贯通电极，在第二区域中在垂直方向上延伸穿过存储单元绝缘部和外围电路板中的一个，该第二区域在水平方向
上与第一区域间隔开，其中所述多个贯通电极包括在第二区域中沿着第一水平方向布置成行的多个第一贯通电极。
[0006]根据本专利技术构思的一方面，提供一种集成电路器件，该集成电路器件包括：存储结构，包括半导体层、在半导体层上的存储堆叠、存储单元互连部、以及围绕半导体层、存储堆叠和存储单元互连部的存储单元绝缘部，该存储单元互连部包括在垂直方向上与存储堆叠重叠并配置为可电连接到存储堆叠的多个上导电图案；外围电路结构，包括外围电路板、在外围电路板上的外围电路区域以及在外围电路区域和存储结构之间并接合到存储单元互连部的外围电路互连部；多个导电接合结构，包括铜并在第一区域中在存储单元互连部与外围电路互连部之间的边界上，该第一区域在垂直方向上与存储堆叠重叠；多个下导电图案，包括从Al、W和Cu当中选择的至少一种金属并在外围电路互连部中；以及贯通电极，在第二区域中穿透存储单元绝缘部和外围电路板中的一个并接触所述多个下导电图案当中的一个下导电图案，该第二区域在垂直方向上与存储单元绝缘部重叠。
附图说明
[0007]从以下结合附图的详细描述，本专利技术构思的实施方式将被更清楚地理解，附图中：
[0008]图1是根据本专利技术构思的示例实施方式的集成电路器件的框图；
[0009]图2是示出根据本专利技术构思的示例实施方式的集成电路器件的示意性结构的透视图；
[0010]图3是示出根据本专利技术构思的示例实施方式的集成电路器件的示意性结构的透视图；
[0011]图4A是示出可被包括在根据本专利技术构思的示例实施方式的集成电路器件中的存储单元阵列的一些部件的示例结构的平面图，图4B是示出沿着图4A的线A1-A1'和A2-A2'截取的截面的一些部件的剖视图；
[0012]图5A和图5B是分别示出根据本专利技术构思的示例实施方式的集成电路器件的一些部件的分解平面图；
[0013]图6至图13是示出根据本专利技术构思的示例实施方式的集成电路器件的剖视图；
[0014]图14A和图14B是分别示出根据本专利技术构思的示例实施方式的集成电路器件的一些部件的分解平面图；
[0015]图15至图18是示出根据本专利技术构思的示例实施方式的集成电路器件的剖视图；
[0016]图19A至图19D是示出根据本专利技术构思的示例实施方式的按工艺顺序制造集成电路器件的方法的剖视图；以及
[0017]图20A至图20C是示出根据本专利技术构思的示例实施方式的按工艺顺序制造集成电路器件的方法的剖视图。
具体实施方式
[0018]在下文，将参照附图详细描述本专利技术构思的示例实施方式。在附图中相同的附图标记用于相同的元件，并且将省略其重复的描述。
[0019]图1是根据本专利技术构思的示例实施方式的集成电路器件10的框图。
[0020]参照图1，集成电路器件10可以包括存储单元阵列20和外围电路30。存储单元阵列
20可以包括多个存储单元块BLK1、BLK2、...和BLKn。多个存储单元块BLK1、BLK2、...和BLKn中的每个可以包括多个存储单元。存储单元块BLK1、BLK2、...和BLKn可以通过位线BL、字线WL、串选择线SSL和接地选择线GSL连接到外围电路30。
[0021]外围电路30可以包括行解码器32、页面缓冲器34、数据输入/输出电路36和控制逻辑38。尽管没有在图1中示出，但是外围电路30还可以包括输入/输出接口、列逻辑、电压发生器、预解码器、温度传感器、命令解码器、地址解码器等。
[0022]外围电路30(以及其它元件和/或子元件，诸如行解码器32、页面缓冲器34、数据输入/输出电路36和控制逻辑38)可以包括：处理电路，诸如包括逻辑电路的硬件；硬件/软件组合，诸如执行软件的处理器；或其组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、芯片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
[0023]存储单元阵列20可以通过位线BL连接到页面缓冲器本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路器件，包括：存储结构，包括存储堆叠部，存储单元互连部，包括配置为可电连接到所述存储堆叠部的多个上导电图案，以及存储单元绝缘部，围绕所述存储堆叠部和所述存储单元互连部；外围电路结构，包括外围电路板，在所述外围电路板上的外围电路区域，以及外围电路互连部，包括在所述外围电路区域和所述存储结构之间的多个下导电图案并接合到所述存储单元互连部；多个导电接合结构，在第一区域中在所述存储单元互连部和所述外围电路互连部之间的边界上，所述第一区域在垂直方向上与所述存储堆叠部重叠，所述多个导电接合结构是将从所述多个上导电图案当中选择的多个第一上导电图案与从所述多个下导电图案当中选择的相应多个第一下导电图案接合的产物；以及贯通电极，在第二区域中穿透所述存储单元绝缘部和所述外围电路板中的一个并在所述垂直方向上延伸到从所述多个下导电图案当中选择的第二下导电图案，所述第二区域在所述垂直方向上与所述存储单元绝缘部重叠。2.根据权利要求1所述的集成电路器件，其中所述贯通电极穿透所述存储单元绝缘部并延伸到所述第二下导电图案。3.根据权利要求1所述的集成电路器件，其中所述贯通电极穿透所述外围电路板和所述外围电路区域并延伸到所述第二下导电图案。4.根据权利要求1所述的集成电路器件，其中所述第一下导电图案和所述第二下导电图案处于不同的高度。5.根据权利要求1所述的集成电路器件，其中所述第一下导电图案和所述第二下导电图案处于相同的高度。6.根据权利要求1所述的集成电路器件，其中所述第一下导电图案和所述第二下导电图案包括不同的金属。7.根据权利要求1所述的集成电路器件，其中所述第一下导电图案和所述第二下导电图案包括相同的金属。8.根据权利要求1所述的集成电路器件，其中所述第一下导电图案和所述第二下导电图案中的每个具有其在水平方向上的宽度随着更靠近所述存储结构而增大的形状。9.根据权利要求1所述的集成电路器件，其中所述第一下导电图案具有其在水平方向上的宽度随着更靠近所述存储结构而增大的形状，并且所述第二下导电图案具有其在所述水平方向上的宽度随着更靠近所述存储结构而减小的形状。10.根据权利要求1所述的集成电路器件，还包括
导电垫，与所述贯通电极接触并在水平方向上延伸到所述存储结构的外部，其中所述导电垫包括在所述垂直方向上与所述存储堆叠部重叠的部分。11.根据权利要求1所述的集成电路器件，还包括导电垫，与所述贯通电极接触并在水平方向上延伸到所述外围电路结构的外部，其中所述导电垫与所述外围电路区域间隔开，并且所述外围电路板在所述导电垫和所述外围电路区域之间。12.一种集成电路器件，包括：存储结构，包括存储堆叠部，包括在第一水平方向上延伸的多条位线，存储单元互连部，包括配置为可电连接到所述多条位线的多个上导电图案，以及存储单元绝缘部，围绕所述存储堆叠部和所述存储单元互连部；外围电路结构，包括外围电路板，在所述外围电路板上的外围电路区域，以及外围电路互连部，包括在所述外围电路区域和所述存储结构之间的多个下导电图案并接合到所述存储单元互连部；导电接合结构，在第一区域...

【专利技术属性】
技术研发人员：金灿镐，姜东求，边大锡，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：