布局、光掩模版的制作及图形化方法技术

一种布局方法，包括：将光掩模版分成若干区域，所述每个区域包含掩模版主要图形和掩模版虚拟图形，其中各区域的图形密集度不同；将光掩模版上的各区域的掩模版主要图形和掩模版虚拟图形转移至控片上，形成控片主要图形和控片虚拟图形；测量各区域的控片主要图形的临界尺寸，以最密集区的控片主要图形的临界尺寸为目标尺寸，将其它区域的控片主要图形临界尺寸与之相减，得到对应的差值量；在后续修正转移至晶圆上的布局线路图形时，增大非最密集区的布局线路图形的临界尺寸，形成修正后布局线路图形，增大量为所述差值量。本发明专利技术还提供光掩模版制作和图形化方法。本发明专利技术转移至晶圆上的不同密集度区域的相同线路图形临界尺寸一致。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，特别涉及布局、光掩模版的制作及图 形化方法。
技术介绍
随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、更大的资料存储量以及更多的功能，半导体芯片向更高集成度方向发展；而 半导体芯片的集成度越高，则半导体器件的临界尺寸(CD, Critical Dimension) 越小。然而，由于受到曝光机台(optical exposure tool)的分辨率极限(resolution limit)的影响，在对光掩模版上的高密度排列的掩模版线路图形进行曝光工艺 时，很容易产生光学近距效应(OPE, optical proximity effect)，例如直角转 角圓形4匕(right-angled corner rounded)、 直线末端紧缩(line end shortened) 以及直线线宽增力口/缩减(line width increase/decrease )等都是常见的光学近距 效应所导致的掩;^莫版图形转移到晶圓上的缺陷。美国专利US6042973揭露在光掩模版上的多个掩模版线路图形边缘分别 形成近似圆形的次解析栅栏(sub-resolution grating),因此当该掩模版线路图 形转移至晶圓时，该线路图形边缘的分辨率可以提高，然而该次解析栅栏并 无法避免该线路图形转移时发生光学近距效应。因此，为了避免上述光学近 距效应造成掩模版线路图形转移失真，而无法将线路图形正确地转移至晶圆 上，现行的半导体工艺均是先利用计算机系统来对该线路图形的布局线路图 形进行光学近距修正(OPC, Optical Proximity Correction),以消除光学近距 效应，然后再依据修正过的布局线路图形制作掩模版线路图形，形成于光掩模版上。因此，光学近距修正的基本原理就是对于布局线路图形进行预先的 修正，使得修正量正好能够补偿光学近距效应造成的缺陷，从而经过光学近 距修正而形成的掩模版线路图形转移到晶圆上后，就能达到曝光工艺的要求。然而，现有光学近距修正模型只能对有限范围(l微米 2微米)的光线交互影响进行修正，然而在使用微影(lithography)技术将光掩模版上的掩模版 线路图形转移至晶圆的光刻胶膜上时，曝光过程中的光斑效应(flare effect) 对光刻系统的成像质量影响也变得越来越突出，光斑效应的影响范围大于IO 微米，且光斑效应会导致不同器件密集度区域的相同线路图形的临界尺寸一 致性降低。其中，在器件稀疏区及器件孤立区受光斑效应的影响大，在器件 密集区受光斑效应的影响小，因此器件稀疏区及器件孤立区的线路图形临界 尺寸比器件密集区同类型的线路图形临界尺寸小。如图1和图2所示，将两个相同掩模版线路图形12、 22放置于同一个光掩 模版上，其中图1中的掩模版线路图形12位于器件密集区10，而图2中的掩模 版线路图形22位于器件孤立区20，在将光掩模版上的掩模版线路图形12与掩 模版线路图形22转移至晶圆光刻胶膜上后，由于在曝光过程中器件孤立区20 的掩模版线路图形22受光斑效应影响大，最终在器件孤立区形成于晶圆光刻 胶膜上的线路图形24的临界尺寸为94纳米，而在器件密集区的晶圆光刻胶膜 上的线路图形14的临界尺寸为96纳米，器件孤立区的线路图形与器件密集区 的线路图形的临界尺寸相差2纳米。根据晶圆上半导体器件的密集度可分为器件密集区、器件稀疏区和器件 孤立区，在光刻工艺中，由于光斑效应对不同区域的线路图形的影响不一致， 造成相同线路图形转移至晶圆光刻胶膜上以后，在不同区域的线路图形临界 尺寸也不一致，最大相差可达2纳米 3纳米，从而影响了半导体器件的成像质 量
技术实现思路
本专利技术解决的问题是提供一种布局、光掩模版制作及图形化方法，防止 器件密集度不同区域的相同电路图形临界尺寸不一致。为解决上述问题，本专利技术提供一种布局方法，包括将光掩模版分成若 干区域，所述每个区域包含掩模版主要图形和掩模版虚拟图形，其中各区域的图形密集度不同；将光掩模版上的各区域的掩模版主要图形和掩模版虚拟 图形转移至控片上，形成控片主要图形和控片虚拟图形；测量各区域的控片 主要图形的临界尺寸，以最密集区的控片主要图形的临界尺寸为目标尺寸， 将其它区域的控片主要图形临界尺寸与之相减，得到对应的差值量；在后续 修正转移至晶圓上的布局线路图形时，增大非最密集区的布局线路图形的临 界尺寸，形成修正后布局线路图形，增大量为所述差值量。可选的，所述掩模版主要图形的临界尺寸为l微米 3微米。 可选的，所述掩模版虚拟图形的临界尺寸为8微米 12微米。 可选的，所述最密集区的密集度为90%~95°/0。本专利技术提供一种光掩模版的制作方法，包括将光掩模版分成若干区域， 所述每个区域包含掩模版主要图形和掩模版虚拟图形，其中各区域的图形密 集度不同；将光掩模版上的各区域的掩模版主要图形和掩模版虛拟图形转移 至控片上，形成控片主要图形和控片虚拟图形；测量各区域的控片主要图形 的临界尺寸，以最密集区的控片主要图形的临界尺寸为目标尺寸，将其它区 域的控片主要图形临界尺寸与之相减，得到对应的差值量；在后续修正转移 至晶圆上的布局线路图形时，增大非最密集区的布局线路图形的临界尺寸， 形成修正后布局线路图形，增大量为所述差值量；将修正后的布局线路图形 转移至光掩模版上，形成掩模版线路图形。可选的，所述掩模版主要图形的临界尺寸为l微米 3微米。可选的，所述掩模版虚拟图形的临界尺寸为8微米 12微米。可选的，所述最密集区的密集度为90% 95%。本专利技术提供一种图形化方法，包括将光掩模版分成若干区域，所述每个区域包含掩模版主要图形和掩模版虚拟图形，其中各区域的图形密集度不同；将光掩模版上的各区域的掩模版主要图形和掩模版虚拟图形转移至控片 上，形成控片主要图形和控片虚拟图形；测量各区域的控片主要图形的临界 尺寸，以最密集区的控片主要图形的临界尺寸为目标尺寸，将其它区域的控 片主要图形临界尺寸与之相减，得到对应的差值量；在后续修正转移至晶圓 上的布局线路图形时，增大非最密集区的布局线路图形的临界尺寸，形成修 正后布局线路图形，增大量为所述差值量；将修正后的布局线路图形转移至 光掩模版上，形成掩模版线路图形；将掩模版线路图形转移至晶圆光刻胶膜 上，形成光刻胶线路图形，所述各区域的光刻胶线路图形临界尺寸一致。 可选的，所述掩模版主要图形的临界尺寸为l微米 3微米。 可选的，所述掩模版虚拟图形的临界尺寸为8微米~12微米。 可选的，所述最密集区的密集度为90%~95%。与现有技术相比，上述方案具有以下优点将光掩模版分成图形密集度 不同的若干区域；将光掩模版上的各区域的图形转移至控片的光刻胶膜上； 测量各区域的光刻胶主要图形的临界尺寸，以最密集区的主要图形的临界尺 寸为目标尺寸，将其它区域的主要图形临界尺寸与之相减，得到差值；增大 非最密集区的布局线路图形的临界尺寸，形成修正后布局线路图形，增大量 为差值量。最后转移至晶圓上的不同密集度区域的相同线路图形的临界尺寸 一致，提高了半导体器件的成像质量。附图说明图1是现有将光掩模版上器件密集区的掩模版线路图形及转移至晶圆光 刻胶膜上线路图形的示意图2是现有将光掩模版上器件孤立区的掩本文档来自技高网...

【技术保护点】
一种布局方法，其特征在于，包括：　将光掩模版分成若干区域，所述每个区域包含掩模版主要图形和掩模版虚拟图形，其中各区域的图形密集度不同；　将光掩模版上的各区域的掩模版主要图形和掩模版虚拟图形转移至控片上，形成控片主要图形和控片虚拟图形；　测量各区域的控片主要图形的临界尺寸，以最密集区的控片主要图形的临界尺寸为目标尺寸，将其它区域的控片主要图形临界尺寸与之相减，得到对应的差值量；　在后续修正转移至晶圆上的布局线路图形时，增大非最密集区的布局线路图形的临界尺寸，形成修正后布局线路图形，增大量为所述差值量。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘庆炜，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]