一种碳化硅MOSFET器件制造技术

本实用新型专利技术公开了一种碳化硅MOSFET器件，包括碳化硅基底、SiO2薄膜层、栅电极、层间介质层及源极金属。碳化硅基底包括P阱、PPlus区域及两个NPlus区域，PPlus区域及两个NPlus区域形成于P阱内，且两个NPlus区域分别位于PPlus区域两端的正上方，两个NPlus区域之间沿其上表面方向开设有第一沟槽。SiO2薄膜层及栅电极覆盖于碳化硅基底的上表面除第一沟槽的位置，以在第一沟槽的正上方形成第二沟槽。栅电极覆盖于SiO2薄膜层的上表面。层间介质层覆盖于SiO2薄膜层与栅电极靠近第二沟槽的侧面以及栅电极的上表面。源极金属覆盖于第一沟槽、第二沟槽的表面及层间介质层的上表面。如此，可减少制造成本。减少制造成本。减少制造成本。

【技术实现步骤摘要】
一种碳化硅MOSFET器件


[0001]本技术涉及半导体器件领域，尤其涉及一种碳化硅MOSFET器件。

技术介绍

[0002]传统的碳化硅MOSFET的自对准工艺通常需要Pwell、NPlus、PPlus三层光罩，重复地进行薄膜沉积、光刻、刻蚀、离子注入等工艺，最终在碳化硅上形成对应的PN结。
[0003]从成本角度，每多一层光罩，就会增加半导体器件的制造成本；从加工周期角度，每多一层光罩，就会增加大致7天的加工时间。因此，希望提供一种碳化硅MOSFET器件，能够缩短加工周期，减少制造成本。

技术实现思路

[0004]鉴于此，有必要提供一种可以减少制造成本的碳化硅MOSFET器件。
[0005]本技术为达上述目的所提出的技术方案如下：
[0006]一种碳化硅MOSFET器件，所述碳化硅MOSFET器件包括碳化硅基底、SiO2薄膜层、栅电极、层间介质层及源极金属，所述碳化硅基底包括P阱、PPlus区域及两个NPlus区域，所述PPlus区域及两个NPlus区域形成于所述P阱内，这两个NPlus区域分别位于所述PPlus区域两端的正上方，且这两个NPlus区域的上表面与所述P阱的上表面及所述碳化硅基底的上表面齐平，所述碳化硅基底在两个NPlus区域之间沿其上表面方向还开设有第一沟槽，所述第一沟槽的深度大于两个NPlus区域的深度且小于所述PPlus区域的深度；所述SiO2薄膜层及所述栅电极覆盖于所述碳化硅基底的上表面除所述第一沟槽的位置，以在所述第一沟槽的正上方形成第二沟槽；所述栅电极覆盖于所述SiO2薄膜层的上表面；所述层间介质层覆盖于所述SiO2薄膜层与所述栅电极靠近所述第二沟槽的侧面以及所述栅电极的上表面；所述源极金属覆盖于所述第一沟槽、所述第二沟槽的表面及所述层间介质层的上表面。
[0007]进一步地，所述栅电极的覆盖面积与所述SiO2薄膜层的覆盖面积相同。
[0008]进一步地，所述第二沟槽的宽度大于所述第一沟槽的宽度，以使得所述SiO2薄膜层与两个NPlus区域接触的地方形成台阶。
[0009]进一步地，所述层间介质层覆盖于所述SiO2薄膜层与所述栅电极靠近所述第二沟槽的侧面的厚度小于所述台阶的宽度。
[0010]上述碳化硅MOSFET器件通过在碳化硅基底上将两个NPlus区域分别形成于所述PPlus区域两端的正上方，并在两个NPlus区域之间沿其上表面方向设有的第一沟槽；又通过位于碳化硅基底上表面的SiO2薄膜层及栅电极在所述第一沟槽的正上方形成第二沟槽；然后通过所述源极金属覆盖于所述第一沟槽及所述第二沟槽内，以形成对应的PN结。本技术结构简单，可减少制造成本，且极大地缩短加工周期。
附图说明
[0011]图1为本技术的碳化硅MOSFET器件一较佳实施方式的剖面示意图。
[0012]图2为本技术的碳化硅MOSFET器件一较佳实施方式的的剖面分解示意图。
[0013]主要元件符号说明
[0014]碳化硅MOSFET器件
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100
[0015]碳化硅基底
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10
[0016]P阱
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12
[0017]PPlus区域
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14
[0018]NPlus区域
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16
[0019]第一沟槽
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18
[0020]SiO2薄膜层
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20
[0021]第二沟槽
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22
[0022]台阶
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24
[0023]栅电极
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30
[0024]层间介质层
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40
[0025]源极金属
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50
[0026]如下具体实施方式将结合上述附图进一步说明本技术。
具体实施方式
[0027]为了使本技术的目的、技术方案及优点更加清楚明白，下面结合附图和具体实施例对本技术作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本技术，并不用于限定本技术。
[0028]本技术提供了一种碳化硅MOSFET器件100，其结构剖面示意图如图1所示。所述碳化硅MOSFET器件100自下而上包括碳化硅基底10、SiO2薄膜层20、栅电极30、层间介质层40及源极金属50。
[0029]请同时参考图2，所述碳化硅基底10包括一P阱12、一PPlus区域14及两个NPlus区域16。所述PPlus区域14及两个NPlus区域16形成于所述P阱12内。这两个NPlus区域16分别位于所述PPlus区域14两端的正上方，且这两个NPlus区域16的上表面与所述P阱12的上表面及所述碳化硅基底10的上表面齐平。所述碳化硅基底10在两个NPlus区域16之间沿其上表面方向还开设有一第一沟槽18。所述第一沟槽18的深度大于两个NPlus区域16的深度且小于所述PPlus区域14的深度，如此，可使得所述PPlus区域14及两个NPlus区域16在靠近所述第一沟槽18的一侧均暴露于所述第一沟槽18内。
[0030]所述SiO2薄膜层20覆盖于所述碳化硅基底10的上表面除所述第一沟槽18的位置，以在所述第一沟槽18的正上方形成第二沟槽22。所述第二沟槽22的宽度大于所述第一沟槽18的宽度，以使得所述SiO2薄膜层20与两个NPlus区域16接触的地方形成台阶24。
[0031]所述栅电极30覆盖于所述SiO2薄膜层20的上表面。所述栅电极30的覆盖面积与所述SiO2薄膜层20的覆盖面积相同，且上下对齐。在本实施方式中，所述栅电极30的材料为多晶硅。
[0032]所述层间介质层40覆盖于所述SiO2薄膜层20与所述栅电极30靠近所述第二沟槽22的侧面以及所述栅电极30的上表面。所述层间介质层40覆盖于所述SiO2薄膜层20与所述栅电极30靠近所述第二沟槽22的侧面的厚度小于所述台阶24的宽度。
[0033]所述源极金属50覆盖于所述第一沟槽18、所述第二沟槽22的表面及所述层间介质层40的上表面。
[0034]上述碳化硅MOSFET器件100通过在碳化硅基底10上将两个NPlus区域16分别形成于所述PPlus区域14两端的正上方，并在两个NPlus区域16之间沿其上表面方向设有的第一沟槽18；又通过位于碳化硅基底本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种碳化硅MOSFET器件，其特征在于，所述碳化硅MOSFET器件包括碳化硅基底、SiO2薄膜层、栅电极、层间介质层及源极金属，所述碳化硅基底包括P阱、PPlus区域及两个NPlus区域，所述PPlus区域及两个NPlus区域形成于所述P阱内，这两个NPlus区域分别位于所述PPlus区域两端的正上方，且这两个NPlus区域的上表面与所述P阱的上表面及所述碳化硅基底的上表面齐平，所述碳化硅基底在两个NPlus区域之间沿其上表面方向还开设有第一沟槽，所述第一沟槽的深度大于两个NPlus区域的深度且小于所述PPlus区域的深度；所述SiO2薄膜层及所述栅电极覆盖于所述碳化硅基底的上表面除所述第一沟槽的位置，以在所述第一沟槽的正上方形成第二沟槽；所述栅...

【专利技术属性】
技术研发人员：郝建勇，孙军，张振中，和巍巍，
申请(专利权)人：深圳基本半导体有限公司，
类型：新型
国别省市：