一种分频时钟产生电路及其分频方法技术

本发明专利技术提出一种分频时钟产生电路及其分频方法，该电路包括CPU配置计数阈值电路、计数器A、计数器B、第一分频计数选择逻辑电路、第二分频计数选择逻辑电路、预分频器A、预分频器B、异或门；计数器A、计数器B均为计数阈值可调的循环减一计数器，两计数器共用时钟SourceClk；计数器A通过第一分频计数选择逻辑电路与预分频器A相连，计数器B通过第二分频计数选择逻辑电路与预分频器B相连，异或门将预分频器A和预分频器B的输出信号异或后得到所需分频时钟。本发明专利技术结构简单，能够用于产生整数N分频和N.5小数分频的分频时钟，且可以避免在时钟切换时引入毛刺，不需要引入额外的去毛刺电路，能够降低硬件能耗。降低硬件能耗。降低硬件能耗。

【技术实现步骤摘要】
一种分频时钟产生电路及其分频方法


[0001]本专利技术涉及分频电路
，尤其是一种分频时钟产生电路及其分频方法。

技术介绍

[0002]在芯片执行不同的任务时需要的系统时钟频率可能也不同，另外在同一时刻芯片里面不同的外设资源工作的时钟频率也不同。芯片内部一般通过分频电路把主时钟做不同的分频来提供给不同的任务和外设，分频电路产生的时钟质量的好坏对芯片工作性能影响非常大。
[0003]现有的分频时钟产生电路，如果需要产生1分频和其他分频数，需要产生多个分频时钟，然后通过多路选择器去选择所需的分频时钟。这样的分频时钟产生电路，在进行不同频率时钟切换时，非常容易引入毛刺，在作为芯片时钟时，如果毛刺传递到了时钟树上，会导致芯片异常，因此需要引入去毛刺电路，增加了硬件资源功耗。

技术实现思路

[0004]专利技术目的：为了解决上述技术问题，本专利技术提出一种支持整数分频和N.5小数分频的电路及其分频方法；技术方案：本专利技术的技术方案为：一种分频时钟产生电路，所述分频时钟产生电路支持整数N分频和N.5小数分频，该电路包括CPU配置计数阈值电路、计数器A、计数器B、第一分频计数选择逻辑电路、第二分频计数选择逻辑电路、预分频器A、预分频器B、异或门；CPU配置计数阈值电路包含一个n+1位的寄存器X和CPU写控制逻辑，CPU配置的计数阈值一直保存在X寄存器中，直到下一次CPU写操作才会更新X寄存器的值；计数器A和计数器B均为计数阈值可调的循环计数器，计数器A和计数器B共用时钟SourceClk，当计数的值为0时从阈值寄存器X[n:0]重新载入阈值，然后每一个时钟周期计数器的值减1，计数器A在时钟上升沿触发，计数器B在时钟下降沿触发；预分频器A和预分频器B均为D触发器，预分频器A和预分频器B共用时钟SourceClk，预分频器A在时钟下降沿触发，预分频器B在时钟上升沿触发；第一分频计数选择逻辑电路包括第一等于判断电路、第二等于判断电路、第三等于判断电路、第一非门、第一与门、第二与门和第一或门；第一等于判断电路的第一输入端连接计数器A的输出端，第二输入端始终连接阈值寄存器X[n:0]，输出端连接第一或门的第一输入端；第二等于判断电路的第一输入端连接计数器A的输出端，第二输入端连接阈值寄存器的第n到第1位，输出端连接第一与门的第一输入端；第三等于判断电路的第一输入端连接阈值寄存器X[n:0]，第二输入端连接常数值1，输出端连接到第一非门；第一非门的输出端连接到第二与门的第一输入端；第二与门的第二输入端连接阈值寄存器的第0位，输出端连接到第一与门的第二输入端；第一与门的输出端连接第一或门的第二输入端，第一或门的输出端连接连接预分频器A的D输入端；预分频器A的Q输出端连接异或门的第一输入端；
第二分频计数选择逻辑电路包括第四等于判断电路、第五等于判断电路、第三与门、第二非门和第二或门；第四等于判断电路的第一输入端连接计数器B的输出端，第二输入端连接阈值寄存器的第n到第1位，输出端连接第三与门的第一输入端；第三等于判断电路的第一输入端连接阈值寄存器X[n:0]，第二输入端连接常数值1，输出端连接到第二或门的第一输入端；第二非门的输入端连接阈值寄存器的第0位，输出端连接第二或门的第二输入端；第二或门的输出端连接到第三与门的第二输入端；第三与门的输出端连接预分频器B的D输入端，预分频器B的Q输出端连接异或门的第二输入端；第一分频计数选择逻辑电路包括第一等于判断电路、第二等于判断电路、第三等于判断电路、第一非门、第一与门、第二与门和第一或门；第一等于判断电路的第一输入端连接计数器A的输出端，第二输入端始终连接阈值寄存器X[n:0]，输出端连接第一或门的第一输入端；第二等于判断电路的第一输入端连接计数器A的输出端，第二输入端连接阈值寄存器的第n到第1位，输出端连接第一与门的第一输入端；第三等于判断电路的第一输入端连接阈值寄存器X[n:0]，第二输入端连接常数值1，输出端连接到第一非门；第一非门的输出端连接到第二与门的第一输入端；第二与门的第二输入端连接阈值寄存器的第0位，输出端连接到第一与门的第二输入端；第一与门的输出端连接第一或门的第二输入端，第一或门的输出端连接预分频器A的D输入端；预分频器A的Q输出端连接异或门的第一输入端；第二分频计数选择逻辑电路包括第四等于判断电路、第五等于判断电路、第三与门、第二非门和第二或门；第四等于判断电路的第一输入端连接计数器B的输出端，第二输入端连接阈值寄存器的第n到第1位，输出端连接第三与门的第一输入端；第三等于判断电路的第一输入端连接阈值寄存器X[n:0]，第二输入端连接常数值1，输出端连接到第二或门的第一输入端；第二非门的输入端连接阈值寄存器的第0位，输出端连接第二或门的第二输入端；第二或门的输出端连接到第三与门的第二输入端；第三与门的输出端连接预分频器B的D输入端，预分频器B的Q输出端连接异或门的第二输入端；异或门的输出端输出的信号为所需的分频信号。
[0005]本专利技术还提出一种基于所述分频时钟产生电路的分频方法，包括步骤：（1）当需要产生N分频时，设置阈值X=2N-1；（2）当需要产生N.5分频时，设置阈值X=2N。
[0006]有益效果：与现有技术相比，本专利技术具有以下优势：本专利技术能够产生整数N分频和N.5小数分频的分频时钟，且可以避免在时钟切换时引入毛刺，因此不需要引入额外的去毛刺电路，能够降低硬件能耗，提高运算精度和速度。
附图说明
[0007]图1为现有分频时钟产生电路的结构图；图2位现有的分频时钟产生电路切换不同分频时钟的时序波形图；图3为本专利技术所述支持整数分频和N.5小数分频的分频时钟产生电路的逻辑图；图4为采用图3所示电路产生1分频时钟的时序波形图；图5为采用图3所示电路产生2.5分频时钟的时序波形图；图6为采用图3所示电路产生3分频时钟的时序波形图；图7为采用图3所示电路从1分频时钟切换为1.5分频时钟的时序波形图。
具体实施方式
[0008]下面结合附图和具体实施例对本专利技术作更进一步的说明。
[0009]图1所示为现有的分频时钟产生电路，在这种结构的电路中，在做时序分析的时候，分频时钟有两个频率不一样的时钟源，时序分析EDA工具引入额外的麻烦。在分频时钟X和SourceClk之间切换的时候，由于在电路的物理实现上，各个寄存器的时钟端的延时并不完全相等，因此在时钟切换的时候就可能产生如图2所示的毛刺。
[0010]本专利技术为了解决上述技术问题，提出了如图3所示的支持整数N分频和N.5小数分频的分频时钟产生电路，该电路包CPU配置计数阈值电路、括计数器A、计数器B、第一分频计数选择逻辑电路、第二分频计数选择逻辑电路、预分频器A、预分频器B、异或门；计数器A和计数器B均为计数阈值可调的循环计数器，计数器A和计数器B共用时钟SourceClk，当计数的值为0时从阈值寄存器X[n:0]重新载入阈值，然后每一个时钟周期计数器的值减1，计数器A在时钟上升沿触发，计数器B在时钟下降沿触发；预分频器A和预分频器B均为D触发器，预分频器A和预分频器B共用时钟So本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种分频时钟产生电路，其特征在于，所述分频时钟产生电路支持整数N分频和N.5小数分频，所述电路包括CPU配置计数阈值电路、计数器A、计数器B、第一分频计数选择逻辑电路、第二分频计数选择逻辑电路、预分频器A、预分频器B、异或门；CPU配置计数阈值电路包含一个n+1位的寄存器X和CPU写控制逻辑，CPU配置的计数阈值一直保存在X寄存器中，直到下一次CPU写操作才会更新X寄存器的值；计数器A和计数器B均为计数阈值可调的循环减一计数器，计数器A和计数器B共用时钟SourceClk，当计数的值为0时从阈值寄存器X[n:0]重新载入阈值，然后每一个时钟周期计数器的值减1，计数器A在时钟上升沿触发，计数器B在时钟下降沿触发；预分频器A和预分频器B均为D触发器，预分频器A和预分频器B共用时钟SourceClk，预分频器A在时钟下降沿触发，预分频器B在时钟上升沿触发；第一分频计数选择逻辑电路包括第一等于判断电路、第二等于判断电路、第三等于判断电路、第一非门、第一与门、第二与门和第一或门；第一等于判断电路的第一输入端连接计数器A的输出端，第二输入端始终连接阈值寄存器X[n:0]，输出端连接第一或门的第一输入端；第二等于判断电路的第一输入端连接计数器A的输出端，第二输入端连接阈值寄存器的第n到第1位，输出端连接第一与门的第...

【专利技术属性】
技术研发人员：刘吉平，熊辉兵，
申请(专利权)人：深圳市航顺芯片技术研发有限公司，
类型：发明
国别省市：