分频电路、多模分频器、锁相环电路以及电缆制造技术

本实用新型专利技术公开了一种分频电路，多模分频器、锁相环电路以及电缆，其中，分频电路包括第一触发器，包括主锁存器以及从锁存器，第一触发器的正相输出端输入至自身的数据端；第二触发器，第一触发器的正相输出端输入至第二触发器的数据端，待分频的第一时钟信号分别输入至第一触发器的时钟端以及第二触发器的时钟端；调频控制单元，调频控制单元包括开关管控制电路以及逻辑门电路；逻辑门电路的输出端与开关管控制电路连接，逻辑门通过控制开关管控制电路的开关状态，控制第二触发器与从锁存器的数据输入端连接，形成脉冲消减网络。本实用新型专利技术的技术方案可使用较少的触发器实现较高工作频率，进而提高信息的传输速度。进而提高信息的传输速度。进而提高信息的传输速度。

【技术实现步骤摘要】
分频电路、多模分频器、锁相环电路以及电缆


[0001]本技术涉及集成电路
，尤其涉及一种分频电路、一种多模分频器、一种锁相环电路以及一种电缆。

技术介绍

[0002]随着云计算、云存储等快速发展，给提供各个云计算、云存储服务的数据中心的通信速度带来压力，数据中心由数以万计的服务器组件，这些服务器通常通过光纤电缆相连接。因此，如何利用光纤电缆等有线媒介进行信号的高速度的传输一直是本领域技术人员致力解决的问题。

技术实现思路

[0003]本技术的专利技术目的在于提供一种能高速传输的分频电路。
[0004]本技术实施例提供了一种分频电路，包括：第一触发器，包括主锁存器以及与主锁存器电连接的从锁存器，第一触发器的正相输出端输入至自身的数据端；第二触发器，第一触发器的正相输出端输入至第二触发器的数据端，待分频的第一时钟信号分别输入至第一触发器的时钟端以及第二触发器的时钟端；调频控制单元，调频控制单元包括开关管控制电路以及逻辑门电路；第二触发器通过开关管控制电路与从锁存器的数据输入端连接；逻辑门电路的输入端与第一触发器的输出端、以及模式控制信号端连接；逻辑门电路的输出端与开关管控制电路连接，逻辑门通过控制开关管控制电路的开关状态，控制第二触发器与从锁存器的数据输入端连接，形成脉冲消减网络。
[0005]基于前述方案，在另一个实施例中，分频电路还包括：第三触发器，与第一触发器以及调频控制单元电连接，第一触发器的反相输出端输入至第三触发器的时钟端，第三触发器的正相输出端输入至自身的数据端，第三触发器的输出端通过逻辑门电路与开关管控制电路电连接。
[0006]基于前述方案，在另一个实施例中，开关管包括第一开关管以及第二开关管，第三触发器的输出端以及模式控制信号通过逻辑门电路与第一开关管电连接，第二开关管与第一开关管串联连接，第二触发器的输出端与所述第二开关管电连接。
[0007]基于前述方案，在另一个实施例中，第一开关管包括NMOS管，逻辑门包括或非门，第三触发器的反相输出端以及模式控制信号输入或非门后输入至第一开关管的栅极，以使模式控制信号为高电平时，第一开关管处于截止状态。
[0008]基于前述方案，在另一个实施例中，第二开关管包括PMOS管，第二开关管的源极与从锁存器以及主锁存器电连接，第一开关管的源极与第二开关管的漏极电连接，第一开关管的漏极接地，第二触发器的正相输出端输入至第二开关管的栅极，以使当模式控制信号为低电平时，第二触发器与第二开关管形成脉冲吞咽网络。
[0009]基于本技术的另一个方面，本技术实施例还提供了一种多模分频器，该多模分频器具有如前所述的分频电路。
[0010]基于前述方案，在另一个实施例中，多模分频器还包括第一2分频电路、第一2/3分频电路，第二2/3分频电路以及第二2分频电路，待分频的第二时钟信号输入至第一2分频电路的时钟端，分频后的信号从第二2 分频电路的输出端输出。
[0011]基于前述方案，在另一个实施例中，第一2分频电路以及第二2分频电路各具有一个触发器，第一2/3分频电路以及第二2/3分频电路各具有两个触发器。
[0012]基于本技术的另一个方面，本技术实施例还提供了一种锁相环电路，该锁相环电路具有如前所述的分频电路或者多模分频器。
[0013]基于本技术的另一个方面，本技术实施例还提供了一种电缆，包括线体以及收发器，收发器包括如前所述的锁相环电路。
[0014]本技术实施例所提供的多模分频电路与现有技术相比，具有如下优点：本技术实施例所提供的分频电路通过调频控制单元控制电路控制开关管控制电路的开关状态，从而控制从锁存器的输入端的电平值，反馈路径短，从而实现信号的高频、快速的传输。
附图说明
[0015]为了易于说明，本技术由下述的较佳实施例及附图作详细描述，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0016]图1是本技术相关技术中的
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4/
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5分频电路(简称DIV45，下文同)的结构框图；
[0017]图2是本技术一实施例提供的DIV45的原理图；
[0018]图3是图2所示实施例DIV45在5分频时的波形图；
[0019]图4本技术实施例提供的一种多模分频器的结构框图；
[0020]图5是本技术实施例提供的锁相环电路的结构示意图。
具体实施方式
[0021]为了使本技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本技术进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本技术，并不用于限定本技术。
[0022]在本技术的描述中，需要说明的是，除非另有明确的规定和限定，术语“电连接”应做广义理解，例如，可以是直接相连，也可以通过中间媒介间接相连。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本技术中的具体含义。
[0023]首先需要说明的是，通信系统具有发射系统和接收系统，用以完成信号或数据的发射和接收。为了使信号或数据适宜在自由空间或导引媒介中传输，在发射系统中，需要将信号或数据上变频以使其适于远距离传输，接收系统则需要将已调制的信号或数据下变频。在上变频和下变频的过程，都离不开本机震荡信号，本机震荡信号通常基于锁相环的频率合成器产生，频率合成器通常包括压控振荡器，多模分频器以及环路滤波器。当需要改变信号的频率时，通过配置多模分频器的分频比N，使压控振荡器的震荡频率通过锁相环锁定到参考晶振频率的N倍，即所需要的本机震荡信号。锁相环是利用外部输入的参考信号控制
环路内部的本机震荡信号的频率和相位，实现输出信号频率对输入信号频率的自动跟踪。
[0024]但是，与需要高分辨率的频率合成的在自由空间内传输的无线信号的发射与接收所需要的调频不同，应用于导引媒介传输的分频器仅需要实现几种特定的分频比即可。例如，分频比为64、80、96、100、112、120和140。因此，为了实现低成本低功耗且高速的利用导引媒介进行数据或信号的传输，我们提供了本技术实施例所示的分频电路、多模分频器以及锁相环电路。
[0025]需要说明的是，触发器是边沿敏感的存储单元，数据存储的动作由时钟的上升或下降沿触发。在时钟为低或高时，输出端信号保持状态不变。边缘敏感，即触发器的输出仅在使能信号(时钟信号)的上升沿或下降沿改变。在时钟信号的上升沿或下降沿之后，即使输入改变，触发器的内容也保持不变。触发器包括D触发器，D触发器是一个具有记忆功能的，具有0和1两个稳定状态的信息存储器件，其接口可以采用标准接口，也就是说，具有数据端D端、时钟端CLK端，正相数据输出端Q端以及反相数据输出端Q非端。在D触发器作为2分频器使用时，数据端D端用于接收反馈数据并保存，时钟输入端CL本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种分频电路，其特征在于，包括：第一触发器，包括主锁存器以及与所述主锁存器电连接的从锁存器，所述第一触发器的正相输出端输入至自身的数据端；第二触发器，所述第一触发器的正相输出端输入至所述第二触发器的数据端，待分频的第一时钟信号分别输入至所述第一触发器的时钟端以及所述第二触发器的时钟端；调频控制单元，所述调频控制单元包括开关管控制电路以及逻辑门电路；所述第二触发器通过所述开关管控制电路与所述从锁存器的数据输入端连接；所述逻辑门电路的输入端与所述第一触发器的输出端、以及模式控制信号端连接；所述逻辑门电路的输出端与所述开关管控制电路连接，所述逻辑门通过控制所述开关管控制电路的开关状态，控制所述第二触发器与从锁存器的数据输入端连接，以形成脉冲消减网络。2.根据权利要求1所述的分频电路，其特征在于，所述分频电路还包括：第三触发器，与所述第一触发器以及所述调频控制单元电连接，所述第一触发器的反相输出端输入至所述第三触发器的时钟端，所述第三触发器的正相输出端输入至自身的数据端，所述第三触发器的反相输出端通过所述逻辑门电路与所述开关管控制电路电连接。3.根据权利要求2所述的分频电路，其特征在于，所述开关管控制电路包括第一开关管以及第二开关管，所述第三触发器的输出端以及模式控制信号通过所述逻辑门与所述第一开关管电连接，所述第二开关管与所述第一开关管串联连接，所述第二触发器的输出端与所述第二开关管电连接。4.根据权利要求3所述的分频电路，其特征在于，所述第一开关管包括NMOS管，所述逻...

【专利技术属性】
技术研发人员：马艳，唐重林，
申请(专利权)人：牛芯半导体深圳有限公司，
类型：新型
国别省市：