【技术实现步骤摘要】
自适应延时补偿串行ADC采样系统采样校准方法
[0001]本专利技术涉及串行接口的ADC器件与FPGA之间多路并行数据接口输入延时的自适应延时补偿串行ADC采样系统采样校准方法。
技术背景
[0002]随着各式各样接入通信设备的应用，数据传输的需求急剧增加。系统设计的电路系统，必须支持数据的高速率传输。低电压差分信号LVDS(LOw-Vo1t—age DifferenTIal signal)便是这样一种技术。LVDS又称ANSI/TIA/EIA一644总线，是一种性能优良的数据传输和物理层接口技术。低电压差分信号(LVDS)非常适合时钟分配、一点到多点之间的信号传输。为系统提供了高速数据传输、抑制共模噪声及降低功耗的能力。利用这种技术，可以设计数据传输系统，以确保能够支持千兆位以上的数据传输。理论上，LVDS的最高传输速率可达1.923Gbps。LVDS技术的核心是采用极低的电压摆幅高速差分传输数据，可以实现点对点或一点对多点的连接；具有低功耗、低误码率、低串扰和低辐射等特点。其传输介质可以是铜质的PCB连线，也可以是平衡电...
【技术保护点】
【技术特征摘要】
1.一种自适应延时补偿串行ADC采样系统采样校准方法，具有如下技术特征：ADC芯片通过模数AD多通道串行接口连接大规模可编程门阵列FPGA与时钟分电路组并联组成串行ADC采样率系统；串行ADC采样率系统上电后或采样频率变换时，启动校准指令和延时补偿的状态机，信号源S通过一个ADC模数转换AD芯片配置的多通道串行数据输出模拟信号并传送到FPGA，FPGA运行时延参数补偿算法，监测采样并行数据延时，搜寻各数据线上的最佳采样时刻，用ISERDES原语或IP核I/O接口以及I/O逻辑SelectIO将高速串化数据转换为并行数据，时钟分电路通过时钟源CLK按需改变采样频率，利用串化因子调节差分时钟IDELAY的延时；FPGA设置虚拟逻辑分析仪(ILA)，观测降速后的数据输出每比特的时延值和，输入延时自适应补偿，对多通道每比特BIT的时延参数进行修正，将时延参数置入FPGA中，对齐通道内数据和时钟；高速采样AD芯片配置相关寄存器退出测试序列，输出出具有严格相位关系的真实采样数据和模数AD测试序列，完成校准过程，实现串行ADC采样系统输入延时的校准。2.如权利要求1所述的一种自适应延时补偿串行ADC采样系统采样校准方法，其特征在于：在FPGA程序中设置对AD芯片进行配置的虚拟逻辑分析仪，虚拟逻辑分析仪以虚拟IO观测测试序列是否成功发送；当观测到并行多路采样数据都是测试序列时，FPGA采用状态机按需生成一个高低脉冲复位信号，当复位完成后进入空等待状态(Idle)，等待一个时钟周期或者采样频率发生变化时，AD配置发送测试序列状态(Test_In)并启动时延校准指令，进入时延参数校准设定图像的对齐方式(Align)状态，FPGA搜寻每比特采样的最佳区间得到具体的延时值。3.如权利要求2所述的一种自适应延时补偿串行ADC采样系统采样校准方法，其特征在于：在设定图像的对齐方式Align状态下，FPGA判断校准后的并行多路数据是否是对齐状态(JudgeMent)和当前校准出的时延是否正确，当串转并后的数据的每比特中间时刻都与采样钟上升沿对齐，并行多路数据已对齐则跳转到测试序列Test_Out状态，结束校准并发送校准完成标志。4.如权利要求3所述的一种自适应延时补偿串行ADC采样系统采样校准方法，其特征在于：FPGA在测试序列Test_Out状态下配置AD芯片相关寄存器，AD配置退出发送测试序列，此时AD并行多路输出真实的采样信号；AD芯片配置测试序列成功，发送测试序列配置完成，判断多通道串并转换的数据是否对齐，若并行多路数据与时钟沿未对齐，则跳转到同步Sync状态，再一次进行对时延参数校准(Align)，再度启动一次时延校准过程，校准后，退出测试序列配置完成后，发送相关标志信号，状态机进入空等待状态Idle状态，完成一次当前采样频率下输入时延自校准的循环。5.如权利要求4所述的一种自适应延时补偿串行ADC采样系统采样校准方法，...
【专利技术属性】
技术研发人员：张艳如，张晓波，孙亮，陈能，王胜喜，
申请(专利权)人：西南电子技术研究所中国电子科技集团公司第十研究所，
类型：发明
国别省市：
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