非易失性存储器集成电路制造技术

本公开的实施例涉及非易失性存储器集成电路。在一个实施例中，集成电路包括：被组织成存储器字的行和列的存储器平面，每个存储器字包括存储器单元，并且每个存储器单元包括具有控制栅极和浮置栅极的状态晶体管；以及写入电路装置，该写入电路装置被配置为在编程阶段通过向不属于所选择的存储器字的存储器单元的状态晶体管的控制栅极施加第一非零正电压来对所选择的存储器字进行编程。对所选择的存储器字进行编程。对所选择的存储器字进行编程。

【技术实现步骤摘要】
非易失性存储器集成电路


[0001]实施例和实现方式涉及非易失性存储器集成电路。

技术介绍

[0002]通常，通过包括擦除阶段和编程阶段的写入循环，将数字数据写入EEPROM存储器。
[0003]EEPROM存储器通常包括存储器平面，存储器平面被组织成存储器字的行和列，每个存储器字包括存储器单元。
[0004]常规地，存储器单元包括：具有浮置栅极和控制栅极的状态晶体管、以及用于将电压传输至状态晶体管的漏极的存取晶体管。
[0005]存储器单元可以具有由浮置栅极的电荷限定的两个状态，并且因此能够记录数字数据的比特(例如，通常在擦除状态下为“0”，而在编程状态下为“1”)。
[0006]擦除操作和编程操作通过借助Fowler-Nordheim效应将正电荷或负电荷注入到存储器单元的状态晶体管的浮置栅极上来实现。
[0007]特别地，编程操作包括(按照惯例)将正电荷注入到存储器单元的状态晶体管的浮置栅极上。被编程的存储器单元被称为所选择的。
[0008]为了将电荷注入到浮置栅极上，例如常规地通过向控制栅极施加零电压并向漏极施加高振幅正电压(13V)，在状态晶体管的控制栅极和漏极区域之间生成大约13V的电势差。
[0009]为了减小存储器单元的尺寸，已提出了所谓的分压架构，使得可以减小耦合因子和编程期间所涉及的电压。
[0010]分压架构提出将适中振幅的负电压施加到状态晶体管的控制栅极，并且将适中振幅的正电压施加到状态晶体管的漏极区域。这使得可以在耦合系数较低、电压更适中的状态晶体管上实现相同的 Fowler-Nordheim电场。
[0011]话虽如此，在分压架构中，如在更常规的架构中，特别地存在未选择的单元的杂散(stray)编程的问题。
[0012]具体地，正字线电压被施加到未选择的行的存储器字中的存储器单元的存取晶体管的栅极，特别是以避免存取晶体管中的泄漏和击穿。现在，杂散的正电压可以经由以这种方式控制的存取晶体管传输到状态晶体管的漏极。这可能导致非常弱的杂散隧道电流，杂散隧道电流重复趋于对状态晶体管的浮置栅极充电，可能最终将最初处于擦除状态的单元更改为编程状态，从而破坏了所存储的数据项。关于这两个问题，需要建立关于字线电压的折衷方案，并且折衷方案可能导致非最优的编程条件。

技术实现思路

[0013]为了至少部分或全部地解决现有技术中存在的问题，例如在分压架构中存在杂散编程的问题，本公开的实施例提供了一种非易失性存储器集成电路。
[0014]在第一方面，公开了一种非易失性存储器集成电路，该非易失性存储器集成电路
包括：存储器平面，被组织为存储器字的行和列，每个存储器字包括存储器单元，并且每个存储器单元包括具有控制栅极和浮置栅极的状态晶体管；以及写入电路装置，被配置为：在编程阶段期间，通过向不属于所选择的存储器字的存储器单元的状态晶体管的控制栅极施加第一非零正电压，对所选择的存储器字进行编程。
[0015]根据一个实施例，每个存储器单元还包括与状态晶体管串联的存取晶体管，存取晶体管被连接到相应位线，其中同一行的存取晶体管的栅极被耦合到字线，并且其中集成电路的写入电路被配置为：在编程阶段期间，向所选择的存储器单元的位线以外的位线以及未选择的行的字线施加第一非零正电压。
[0016]根据一个实施例，写入电路被配置为：向非零正编程电压提供用于对所选择的存储器单元进行编程的电势；向所选择的行的字线电压提供允许所选择的存储器单元的存取晶体管通过非零正编程电压的电势；以及向未选择的存储器单元的位线提供第一非零正电压，使得栅极-漏极电压不会使存取晶体管劣化。
[0017]根据一个实施例，非零正编程电压是11V，其中字线电压是14V，并且其中第一非零正电压是4V。
[0018]根据一个实施例，存储器平面包括链接到状态晶体管的源极区域的源极平面或源极线，其中写入电路装置被配置为：在编程阶段期间，向源极平面或源极线提供第一非零正电压。
[0019]根据一个实施例，第一非零正电压在3伏与5伏之间。
[0020]根据一个实施例，写入电路装置被配置为：向所选择的存储器单元的状态晶体管的控制栅极施加非零负编程电压；以及在编程阶段期间，向所选择的存储器单元的状态晶体管的漏极区域施加非零正编程电压。
[0021]本公开的实施例使得可以极大地简化高压切换电路装置，高压切换电路装置被配置为路由在编程期间所涉及的各种电压，同时提供最优编程条件，尤其是同时将杂散编程的风险最小化。
附图说明
[0022]通过检查对完全非限制性实施例和实现方式的详细描述以及附图，其他优点和特征将变得显而易见，其中：
[0023]图1图示了一个示例性实施例；
[0024]图2图示了一个示例性实施例；
[0025]图3图示了一个示例性实现方式；以及
[0026]图4图示了一个示例性实现方式。
具体实施方式
[0027]实施例提供了改进的分压架构技术。
[0028]根据一个实施例，提出了针对电可擦可编程只读存储器的写入方法，电可擦可编程只读存储器包括：被组织为存储器字的行和列的存储器平面，每个存储器字包括具有状态晶体管的存储器单元，状态晶体管具有控制栅极和浮置栅极，写入方法包括编程阶段，编程阶段包括在所选择的存储器字中对所选择的存储器单元进行可能的分压编程。具体地，
如果待写入所选择的存储器字的比特全为“0”，则在编程阶段期间不执行对所选择的存储器字的存储器单元编程。在相反的情况下，在所选择的存储器字中选择至少一个存储器单元，以便在其中执行分压编程，因此使用术语“可能”。
[0029]根据该实施例的一个一般特征，在所述编程阶段期间，第一非零正电压被施加到不属于所选择的存储器字的存储器单元的状态晶体管的控制栅极。
[0030]通过在编程期间，将第一非零正电压施加到未选择的存储器字的状态晶体管的控制栅极，在所述状态晶体管的漏极上传输的杂散电压不足以引起杂散编程操作。这改进了数据存储的鲁棒性。
[0031]根据该实施例的方法还提供了关于未选择的行的字线电压建立更好折衷的可能性以及对于未选择的行使用较高的字线电压的可能性。
[0032]因此，可以在不会遭受状态晶体管的杂散编程的问题的情况下，利用最优条件实现编程。另外，如果存储器单元包括存取晶体管，则不会遭受存取晶体管的泄漏、击穿、栅极应力和漏极应力的问题。
[0033]每个存储器单元还可以包括与状态晶体管和相应位线串联的存取晶体管，同一行的存取晶体管的栅极被耦合到字线，并且根据一个实现模式，在所述编程阶段期间，使得除了所选择的存储器单元的位线以外的位线和未选择的行的字线采用第一非零正电压。
[0034]具体地，未选择的行上的字线电压使得可以增加所选择的存储器单元的存取晶体管的击穿电压极限(通过门控二极管效应)。因此，施加到所选择的位线的电压可以更高，或者对于给定的所选择的位线电压本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种非易失性存储器集成电路，其特征在于，包括：存储器平面，被组织为存储器字的行和列，每个存储器字包括存储器单元，并且每个存储器单元包括具有控制栅极和浮置栅极的状态晶体管；以及写入电路装置，被配置为：在编程阶段期间，通过向不属于所选择的存储器字的所述存储器单元的所述状态晶体管的控制栅极施加第一非零正电压，对所述所选择的存储器字进行编程。2.根据权利要求1所述的集成电路，其特征在于，每个存储器单元还包括与所述状态晶体管串联的存取晶体管，所述存取晶体管被连接到相应位线，其中同一行的存取晶体管的栅极被耦合到字线，并且其中所述集成电路的所述写入电路被配置为：在所述编程阶段期间，向所选择的存储器单元的位线以外的位线以及未选择的行的字线施加所述第一非零正电压。3.根据权利要求2所述的集成电路，其特征在于，所述写入电路被配置为：向非零正编程电压提供用于对所述所选择的存储器单元进行编程的电势；向所选择的行的字线电压提供允许所述所选择的存...

【专利技术属性】
技术研发人员：F，
申请(专利权)人：意法半导体鲁塞公司，
类型：新型
国别省市：