鉴频鉴相器、电荷泵和锁相环电路制造技术

本实用新型专利技术提供了一种鉴频鉴相器、电荷泵和锁相环电路，所述鉴频鉴相器包括：第一上升沿D触发器、第二上升沿D触发器、反相单元和复位电路；所述电荷泵包括：第一电流源、第二电流源、第一控制开关和第二控制开关；所述鉴频鉴相器不包括用于消除死区的延迟单元，简化了电路结构，同时，所述电荷泵在工作中只需要单方向电流，对电流源的设计要求低，没有上拉电流与下拉电流的匹配问题，设计简单可靠，线性度高，非常适合使用小数分频器的锁相环。

【技术实现步骤摘要】
鉴频鉴相器、电荷泵和锁相环电路
本技术涉及集成电路设计领域，尤其涉及一种鉴频鉴相器、电荷泵和锁相环电路。
技术介绍
作为集成电路中的通用模块，锁相环正在得到越来越广泛的应用。在收发机系统中，锁相环可以用来产生本振信号，实现信号的调制和解调。在模拟电路中，锁相环可以用来产生一个高精度的时钟，作为模数转换器(AnalogDigitalConverter，简称“ADC”)等元件的输入。锁相环系统具有各种不同的结构，基于电荷泵的模拟锁相环系统是目前应用较为广泛的一种锁相环结构，其结构原理具体如图1所示，由鉴频鉴相器、电荷泵、滤波器、压控振荡器和可编程序N分频器组成。根据分频器1/N取值方式的不同，频率合成锁相环路主要有两种形式：整数分频锁相环和小数分频锁相环。当N取整数时，为整数分频锁相环；当N取小数时，为小数分频锁相环。然而，现有技术中的小数分频锁相环电路存在线性度低，结构复杂的问题。
技术实现思路
本技术提供了一种鉴频鉴相器，其特征在于，包括：第一上升沿D触发器、第二上升沿D触发器、反相单元和复位电路；所述第一上升沿D触发器的数据输入端耦接于高电平，时钟信号输入端耦接于基准时钟信号，复位端耦接于所述复位电路的输出端，输出端与所述反相单元的输入端耦接，所述反相单元的输出端与电荷泵耦接；所述第二上升沿D触发器的数据输入端耦接于高电平，时钟信号输入端耦接于反馈时钟信号，复位端耦接于所述复位电路的输出端，输出端与所述电荷泵耦接。可选的，所述反相单元包括非门电路；所述非门电路的输入端耦接于所述第一上升沿D触发器的输出端，输出端与所述电荷泵耦接。可选的，所述复位电路为与门电路；所述与门电路的第一输入端与所述第一上升沿D触发器的输出端耦接，第二输入端与所述第二上升沿D触发器的输出端耦接，输出端分别与所述第一上升沿D触发器的复位端和所述第二上升沿D触发器的复位端耦接。本技术还提供了一种电荷泵，其特征在于，包括：第一电流源、第二电流源、第一控制开关和第二控制开关，其中：所述第一电流源的第一端与电源耦接，第二端与所述第二电流源的第一端耦接，所述第二电流源的第二端与所述第一控制开关的第一端耦接，所述第一控制开关的第二端与所述第二控制开关的第一端耦接，所述第二控制开关的第二端接地；所述第一控制开关的控制端与鉴频鉴相器的UP信号耦接，所述第二控制开关的控制端与鉴频鉴相器的DN信号耦接；所述第一电流源的第二端和所述第二电流源的第一端相连，并与所述电荷泵的输出端耦接。可选的，所述第一电流源为PMOS晶体管。可选的，所述第二电流源为NMOS晶体管。可选的，所述电荷泵还包括第三控制开关和第四控制开关，所述第三控制开关的第一端与所述第四控制开关的第一端均耦接电源，所述第三控制开关的第二端与所述第四控制开关的第二端相连并耦接于所述第一控制开关的第一端；所述第三控制开关的控制端与鉴频鉴相器的UP信号耦接，所述第四控制开关的控制端与鉴频鉴相器的DN信号耦接。本技术还提供一种锁相环电路，其特征在于，包括上述鉴频鉴相器和上述的电荷泵。与现有技术相比，本技术的技术方案具有以下的优点：上述技术方案，所述鉴频鉴相器不包括用于消除死区的延迟单元，简化了电路结构，同时，所述电荷泵在工作中只需要单方向电流，对电流源的设计要求低，没有上拉电流与下拉电流的匹配问题，设计简单可靠，线性度高，非常适合使用小数分频器的锁相环。附图说明图1是一种锁相环结构原理图；图2是传统小数分频锁相环电路中的鉴频鉴相器和电荷泵的连接结构示意图；图3是本技术实施例中的一种鉴频鉴相器的结构示意图；图4是本技术实施例中的一种电荷泵的结构示意图；图5是本技术实施例中的一种锁相环电路中的鉴频鉴相器和电荷泵的连接结构示意图；图6本技术实施例锁相环锁定时电路各点波形示意图。具体实施方式为使本技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本技术的具体实施例做详细的说明。图2是传统小数分频锁相环电路中的鉴频鉴相器和电荷泵的连接结构示意图。如图2所示，传统小数分频锁相环电路由于电路的延迟和响应速度有死区问题，需要延迟电路来消除死区。另外，与整数分频电荷泵锁相环不同，小数分频电荷泵锁相环中电荷泵对锁相环的性能有更大的影响。由于小数分频锁相环在于分频比随机变化且其均值为小数分频比，它对电荷泵的性能要求跟高。具体的，电荷泵的线性越好，相位噪声性能越高。电路设计时，主要通过调节开关等MOS器件尺寸提高线性。另外，电荷泵既使用上拉电流Iup也使用下拉电流Idown，要使相位噪声性能越高，电路设计时要提高上拉电流Iup和下拉电流Idown的匹配精度。因此，传统小数分频锁相环电路中的鉴频鉴相器和电荷泵存在着设计难度大，结构复杂，线性度低等问题。图3是本技术实施例中的一种鉴频鉴相器的结构示意图。其中：鉴频鉴相器100包括包括第一上升沿D触发器DFF1、第二上升沿D触发器DFF2、反相单元101和复位电路102。所述第一上升沿D触发器DFF1的数据输入端(D端)耦接于高电平(Vdd)，时钟信号输入端(CK端)耦接于基准时钟信号Fref，复位端(RS端)耦接于所述复位电路102的输出端，输出端(Q端)与所述反相单元101的输入端耦接，所述反相单元101的输出端(UP端)与电荷泵耦接。所述第二上升沿D触发器DFF2的数据输入端(D端)耦接于高电平(Vdd)，时钟信号输入端(CK端)耦接于反馈时钟信号Fdiv，复位端(RS端)耦接于所述复位电路102的输出端，输出端(Q端)与所述电荷泵耦接。在本技术一实施例中，所述反相单元101包括非门电路1011；所述非门电路1011的输入端耦接于所述第一上升沿D触发器DFF1的输出端(Q端)，输出端(UP端)与所述电荷泵耦接。在本技术一实施例中，所述复位电路102为与门电路1021；所述与门电路1021的第一输入端与所述第一上升沿D触发器DFF1的输出端(Q端)耦接，第二输入端与所述第二上升沿D触发器DFF2的输出端(Q端)耦接，输出端分别与所述第一上升沿D触发器DFF1的复位端(RS端)和所述第二上升沿D触发器DFF2的复位端(RS端)耦接。图4示出了本技术实施例中的一种电荷泵的结构示意图，其中：电荷泵200包括：第一电流源C201、第二电流源C202、第一控制开关S201和第二控制开关S202。所述第一电流源C201的第一端与电源(Vdd)耦接，第二端与所述第二电流源C202的第一端耦接，所述第二电流源C202的第二端与所述第一控制开关S201的第一端耦接，所述第一控制开关S201的第二端与所述第二控制开关S202的第一端耦接，所述第二控制开关S202的第二端接地(GND)；所述第一控制开关S201的控制端与鉴频鉴相器的UP信号耦接，所述第二控制开关S202的控制端与鉴频鉴相器的DN信号耦接本文档来自技高网...

【技术保护点】
1.一种鉴频鉴相器，其特征在于，包括：第一上升沿D触发器、第二上升沿D触发器、反相单元和复位电路；/n所述第一上升沿D触发器的数据输入端耦接于高电平，时钟信号输入端耦接于基准时钟信号，复位端耦接于所述复位电路的输出端，输出端与所述反相单元的输入端耦接，所述反相单元的输出端与电荷泵耦接；/n所述第二上升沿D触发器的数据输入端耦接于高电平，时钟信号输入端耦接于反馈时钟信号，复位端耦接于所述复位电路的输出端，输出端与所述电荷泵耦接。/n

【技术特征摘要】
1.一种鉴频鉴相器，其特征在于，包括：第一上升沿D触发器、第二上升沿D触发器、反相单元和复位电路；
所述第一上升沿D触发器的数据输入端耦接于高电平，时钟信号输入端耦接于基准时钟信号，复位端耦接于所述复位电路的输出端，输出端与所述反相单元的输入端耦接，所述反相单元的输出端与电荷泵耦接；
所述第二上升沿D触发器的数据输入端耦接于高电平，时钟信号输入端耦接于反馈时钟信号，复位端耦接于所述复位电路的输出端，输出端与所述电荷泵耦接。


2.如权利要求1所述的鉴频鉴相器，其特征在于，所述反相单元包括非门电路；所述非门电路的输入端耦接于所述第一上升沿D触发器的输出端，输出端与所述电荷泵耦接。


3.如权利要求1所述的鉴频鉴相器，其特征在于，所述复位电路为与门电路；所述与门电路的第一输入端与所述第一上升沿D触发器的输出端耦接，第二输入端与所述第二上升沿D触发器的输出端耦接，输出端分别与所述第一上升沿D触发器的复位端和所述第二上升沿D触发器的复位端耦接。


4.一种电荷泵，其特征在于，包括：第一电流源、第二电流源、第一控制开关和第二控制开关，其中：
所述第一电流源的第一端与电源耦接，第...

【专利技术属性】
技术研发人员：邬成，汤小虎，陈晓哲，姚泽军，
申请(专利权)人：无锡有容微电子有限公司，
类型：新型
国别省市：江苏;32