一种GaN异质结场效应晶体管芯片及其制备方法技术

本发明专利技术提供的一种GaN异质结场效应晶体管芯片，包括：衬底；位于衬底上的缓冲层；位于缓冲层上主要由第一半导体层与第二半导体层组成的异质结构；位于异质结构上的源极及漏极；以及位于异质结构上源极与所述漏极之间的栅极；栅极位于第二半导体层上，栅极所在区域的第二半导体层厚度小于第二半导体层上其余任意区域的厚度。本发明专利技术还提供了一种该晶体管芯片的制造方法。其通过器件结构优化增加栅极对沟道的控制能力，降低漏端引入的势垒降低效应，从而增加器件电流增益同时提升相应器件运行速度，本发明专利技术效果显著且制作工艺简单。

【技术实现步骤摘要】
一种GaN异质结场效应晶体管芯片及其制备方法
本专利技术属于半导体领域，具体涉及一种基于异质结的氮化傢HEMT(高电子迁移率晶体管)器件及其制备方法。
技术介绍
半导体功率器件已经被广泛应用于电力传输、工业电子设备、家用电器、个人消费电子及国防装备。氮化镓因其材料的出色性能将会逐步取代目前以硅材料器件主导的功率器件市场。作为第三代半导体材料的代表,氮化镓使新一代半导体功率器件对性能的进一步乃至数量级提升成为可能。氮化镓具有3倍于硅的禁带宽度、11倍于硅的击穿电场强度和1.5倍于硅的载流子迁移率可获得更高的功率输出和更好的高频性能。综合上述性能,氮化镓的材料优质系数(FOM值)约为硅的200倍。硅基氮化镓功率器件是目前世界功率器件领域最前沿的热点和产业焦点，是世界各国极力争夺的技术制高点，同时符合我国半导体产业以2025智能制造的重点发展战略。功率器件最大的技术挑战和难题在于如何降低电源转换过程中的能量损耗以达到最高的转换效率。从器件性能技术指标来讲，一个理想的半导体功率器件，应该具备良好的静态和动态特性，包括在截止状态时能承受高电压并具有很小的漏电流；在导通状态时能流过大电流并具有很小的导通电阻；在开关转换时具有快速的响应等等。DIBL(DrainInducedBarrierLowering)效应，漏端引入的势垒降低效应，由于结电场穿通进入沟道区，使势垒降低，导致阈值电压降低，从而导致的开启电流下降及器件开关速度降低问题。有鉴于此，实有必要设计一种新型GaN异质结场效应晶体管HEMT功率芯片的及其制备方法，降低DIBL效应，来增加器件电流增益同时提升相应器件运行速度。
技术实现思路
针对现有技术中存在的不足之处，本专利技术的主要目的是，提供一种GaN异质结场效应晶体管芯片，通过器件结构优化增加栅极对沟道的控制能力，降低DIBL效应来增加器件电流增益同时提升相应器件运行速度。本专利技术的另一个目的是，提供的一种GaN异质结场效应晶体管芯片，其通过成熟的半导体工艺技术优化器件结构，有利于GaN材料和硅工艺平台的制造兼容性，制作工艺简单。为了实现根据本专利技术的上述目的和其他优点，提供的一种GaN异质结场效应晶体管芯片，包括：衬底；位于所述衬底上的缓冲层；位于所述缓冲层上主要由第一半导体层与第二半导体层组成的异质结构；位于所述异质结构上的源极及漏极；以及位于所述异质结构上所述源极与所述漏极之间的栅极；所述栅极位于所述第二半导体层上，所述栅极所在区域的所述第二半导体层厚度小于所述第二半导体层上其余任意区域的厚度。优选地，还包括pGaN层，其位于所述栅极与所述第二半导体层之间。优选地，所述第一半导体层包括GaN层，所述第二半导体层包括AlGaN层。优选地，所述栅极所在区域的所述第二半导体层厚度为5nm～30nm。优选地，所述源极与所述漏极位于所述第二半导体层上。优选地，所述缓冲层包括AlN层。另一方面，本专利技术提供了一种如上所述晶体管芯片的制造方法，包括如下步骤：1)在衬底的晶圆上依次外延生长缓冲层及异质结构形成外延片；2)在步骤1)所得外延片，通过刻蚀工艺将栅极所在区域的第二半导体层减薄；3)通过光刻、溅射、刻蚀形成栅极；4)进行表面钝化处理；5)通过涂布、溅射、刻蚀形成欧姆接触的源极和漏极；6)进行快速退火RTP工艺。优选地，步骤4)包括：对晶圆表面进行钝化处理，形成二氧化硅保护层；涂布光刻胶，曝光欧姆金属区域后，通过刻蚀二氧化硅保护层，以预留欧姆接触的表面位置。优选地，步骤3)包括：外延片表面进行p型掺杂氮化镓的pGaN层的外延生长；对pGaN层表面涂布光刻胶，曝光pGaN栅极区域及进行刻蚀以形成p型栅极；曝光pGaN栅极区域和溅射Ti/TiN金属层。涂光刻胶，曝光栅极金属区域后进行刻蚀Ti/TiN金属层形成金属栅极。优选地，步骤5)包括：涂布光刻胶，曝光源极和漏极欧姆接触图形区域和显影，溅射欧姆接触金属；涂布光刻胶，再次曝光欧姆金属区域和显影，刻蚀金属形成金属源极和金属漏极；其中，欧姆接触金属包括Ti/TiN或Ti/Al/Ni/Au。相比现有技术，本专利技术的有益效果在于：本专利技术提供的一种GaN异质结场效应晶体管芯片及其制造方法，1、通过减薄栅极所在区域第二半导体层的厚度，产生的耗尽区厚度减薄及电场密度增加，提高栅极对沟道的控制能力；在提高栅极对沟道的控制能力的同时导通电阻不变，在不牺牲导通电阻的情况下，增强了器件的栅控能力，提升了开启的动态响应速度，又保证了功率的损耗不变。充分利用成熟的半导体工艺技术，制作工艺简单，有利于GaN材料和硅工艺平台的制造兼容性。上述说明仅是本专利技术技术方案的概述，为了能够更清楚了解本专利技术的技术手段，并可依照说明书的内容予以实施，以下以本专利技术的较佳实施例并配合附图详细说明如后。本专利技术的具体实施方式由以下实施例及其附图详细给出。附图说明此处所说明的附图用来提供对本专利技术的进一步理解，构成本申请的一部分，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：图1a至图1h为一种GaN异质结场效应晶体管芯片的制造方法流程图。具体实施方式下面结合附图对本专利技术做进一步的详细说明，本专利技术的前述和其它目的、特征、方面和优点将变得更加明显，以令本领域技术人员参照说明书文字能够据以实施，所描述的实施方式仅仅是本专利技术一部分实施方式，而不是全部的实施方式。基于本专利技术中的实施方式，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。在附图中，为清晰起见，可对形状和尺寸进行放大，并将在所有图中使用相同的附图标记来指示相同或相似的部件。除非另作定义，此处使用的技术术语或者科学术语应当为本专利技术所属领域内具有一般技能的人士所理解的通常意义。本专利技术专利申请说明书以及权利要求书中使用的“第一”、“第二”“一级”“二级”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。在下列描述中，诸如中心、厚度、高度、长度、前部、背部、后部、左边、右边、顶部、底部、上部、下部等用词为基于附图所示的方位或位置关系。特别地，“高度”相当于从顶部到底部的尺寸，“宽度”相当于从左边到右边的尺寸，“深度”相当于从前到后的尺寸。这些相对术语是为了说本文档来自技高网...

【技术保护点】
1.一种GaN异质结场效应晶体管芯片，包括：/n衬底(1)；/n位于所述衬底(1)上的缓冲层；/n位于所述缓冲层上主要由第一半导体层与第二半导体层组成的异质结构；/n位于所述异质结构上的源极(9)及漏极(10)；以及/n位于所述异质结构上所述源极(9)与所述漏极(10)之间的栅极(6)；其特征在于，/n所述栅极(6)位于所述第二半导体层上，所述栅极(6)所在区域的所述第二半导体层厚度小于所述第二半导体层上其余任意区域的厚度。/n

【技术特征摘要】
1.一种GaN异质结场效应晶体管芯片，包括：
衬底(1)；
位于所述衬底(1)上的缓冲层；
位于所述缓冲层上主要由第一半导体层与第二半导体层组成的异质结构；
位于所述异质结构上的源极(9)及漏极(10)；以及
位于所述异质结构上所述源极(9)与所述漏极(10)之间的栅极(6)；其特征在于，
所述栅极(6)位于所述第二半导体层上，所述栅极(6)所在区域的所述第二半导体层厚度小于所述第二半导体层上其余任意区域的厚度。


2.如权利要求1所述的晶体管芯片，其特征在于，还包括pGaN层(5)，其位于所述栅极(6)与所述第二半导体层之间。


3.如权利要求1所述的晶体管芯片，其特征在于，所述第一半导体层包括GaN层(3)，所述第二半导体层包括AlGaN层(4)。


4.如权利要求1所述的晶体管芯片，其特征在于，所述栅极(6)所在区域的所述第二半导体层厚度为5nm～30nm。


5.如权利要求1所述的晶体管芯片，其特征在于，所述源极(9)与所述漏极(10)位于所述第二半导体层上。


6.如权利要求1所述的晶体管芯片，其特征在于，所述缓冲层包括AlN层(2)。


7.一种如权利要求1-6中任一项所述晶体管芯片的制造方法，其特征在于，包括如下步骤：
1)在衬底(1)的晶...

【专利技术属性】
技术研发人员：施金汕，钱虓，林曦，
申请(专利权)人：苏州伯嘉半导体科技有限公司，
类型：发明
国别省市：江苏;32