半导体器件和制造半导体器件的方法技术

提供一种半导体器件和一种制造半导体器件的方法，所述半导体器件包括半导体基底：包括限定有源区的沟槽；掩埋介电图案，位于沟槽中；氧化硅层，位于掩埋介电图案与沟槽的内壁之间；以及多晶硅层，位于氧化硅层与沟槽的内壁之间，其中，多晶硅层具有与半导体基底接触的第一表面以及与氧化硅层接触的第二表面，并且其中，第二表面包括均匀分布的多个硅晶粒。

【技术实现步骤摘要】
半导体器件和制造半导体器件的方法于2019年6月21日在韩国知识产权局提交的且名称为“半导体器件和制造半导体器件的方法(SemiconductorDeviceandMethodofFabricatingtheSame)”的第10-2019-0074360号韩国专利申请通过引用全部包含于此。
实施例涉及一种半导体器件和一种制造该半导体器件的方法。
技术介绍
随着半导体器件变得高度集成，MOSFET的按比例缩小也在逐渐加快。
技术实现思路
实施例可以通过提供一种半导体器件来实现，所述半导体器件包括：半导体基底，包括限定有源区的沟槽；掩埋介电图案，位于沟槽中；氧化硅层，位于掩埋介电图案与沟槽的内壁之间；以及多晶硅层，位于氧化硅层与沟槽的内壁之间，其中，多晶硅层具有与半导体基底接触的第一表面和与氧化硅层接触的第二表面，并且其中，第二表面包括均匀分布的多个硅晶粒。实施例可以通过提供一种半导体器件来实现，所述半导体器件包括：半导体基底，包括限定有源区的沟槽；掩埋介电图案，位于沟槽中；氧化硅层，位于本文档来自技高网...

【技术保护点】
1.一种半导体器件，所述半导体器件包括：/n半导体基底，包括限定有源区的沟槽；/n掩埋介电图案，位于沟槽中；/n氧化硅层，位于掩埋介电图案与沟槽的内壁之间；以及/n多晶硅层，位于氧化硅层与沟槽的内壁之间，/n其中，多晶硅层具有与半导体基底接触的第一表面以及与氧化硅层接触的第二表面，并且/n其中，第二表面包括均匀分布的多个硅晶粒。/n

【技术特征摘要】
20190621 KR 10-2019-00743601.一种半导体器件，所述半导体器件包括：
半导体基底，包括限定有源区的沟槽；
掩埋介电图案，位于沟槽中；
氧化硅层，位于掩埋介电图案与沟槽的内壁之间；以及
多晶硅层，位于氧化硅层与沟槽的内壁之间，
其中，多晶硅层具有与半导体基底接触的第一表面以及与氧化硅层接触的第二表面，并且
其中，第二表面包括均匀分布的多个硅晶粒。


2.根据权利要求1所述的半导体器件，其中，第二表面的表面粗糙度与第一表面的表面粗糙度基本相同。


3.根据权利要求1所述的半导体器件，其中，第二表面具有至的表面粗糙度。


4.根据权利要求1所述的半导体器件，其中：
半导体基底包括单晶硅基底，并且
多晶硅层直接与单晶硅基底接触。


5.根据权利要求1所述的半导体器件，其中，当在同一方向上测量时氧化硅层比多晶硅层厚。


6.根据权利要求1所述的半导体器件，所述半导体器件还包括局部地位于半导体基底与多晶硅层的第一表面之间的不连续的天然氧化物层。


7.根据权利要求1所述的半导体器件，其中，有源区的宽度小于沟槽的宽度。


8.根据权利要求1所述的半导体器件，其中：
多晶硅层沿沟槽的侧壁朝向半导体基底的顶表面延伸，并且
多晶硅层在沟槽的侧壁上具有第一厚度并且在半导体基底的顶表面上具有第二厚度，第二厚度不同于第一厚度。


9.一种半导体器件，所述半导体器件包括：
半导体基底，包括限定有源区的沟槽；
掩埋介电图案，位于沟槽中；
氧化硅层，位于掩埋介电图案与沟槽的内壁之间；
多晶硅层，位于氧化硅层与沟槽的内壁之间；
导电线，位于半导体基底中并且跨越有源区；
栅极介电层，位于半导体基底与导电线之间；以及
多个杂质区，在导电线的相对侧上位于有源区中，
其中，多晶硅层具有与氧化硅层接触的第一表面，并且
其中，第一表面包括均匀分布的多个硅晶粒。


10.根据权利要求9所述的半导体器件，其中，多晶硅层与沟槽的侧表面的一部分和沟槽的底表面接触。


11.根据权利要求9所述的半导体器件，其中：
半...

【专利技术属性】
技术研发人员：任桐贤，李气范，金旲炫，魏胄滢，尹成美，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR