用于细化的链路训练的数据结构制造技术

计算设备的端口包括用以实现特定互连协议的协议电路，其中，所述协议电路用以生成根据特定互连协议而定义的一组有序集合。该组有序集合是针对用以将第一设备耦合到第二设备的链路来生成的，并且该组有序集合包括用于链路的链路信息。转换层电路被提供以进行以下操作：根据该组有序集合来生成用以包括链路信息的至少一部分的至少一个数据结构；以及使得数据结构代替该组有序集合来在链路上从第一设备被发送到第二设备。

【技术实现步骤摘要】
用于细化的链路训练的数据结构
本公开内容涉及计算系统，并且具体地(但非排他地)涉及用于点对点互连的训练。
技术介绍
半导体处理和逻辑设计的发展已经允许可以存在于集成电路设备上的逻辑的数量的增加。作为必然结果，计算机系统配置已经从系统中的单个或多个集成电路演变为存在于单独的集成电路上的多个核、多个硬件线程和多个逻辑处理器、以及集成在这种处理器内的其它接口。处理器或集成电路通常包括单个物理处理器管芯，其中处理器管芯可以包括任意数量的核、硬件线程、逻辑处理器、接口、存储器、控制器集线器等。由于有更大能力来在更小的封装中适配更大处理能力，所以较小型的计算设备已经越来越普及。智能手机、平板设备、超薄笔记本电脑和其它用户设备已经呈指数级增加。然而，这些较小型的设备依赖于服务器来进行超出形状因子的数据存储和复杂处理两者。因此，对高性能计算市场(即，服务器空间)的需求也已经增加。例如，在现代服务器中，通常不仅存在具有多个核的单个处理器，而且还存在多个物理处理器(也被称为多个插槽)以提高计算能力。服务器还可以使用分布式计算、用机柜式架构以及其它替代实现方式来实现。随着处理能力连同计算系统中的设备数量一起增长，插槽与其它设备之间的通信变得更加关键。实际上，互连已经从主要处理电气通信的更传统的多位总线发展为促进快速通信的成熟的互连架构。遗憾的是，由于对未来处理器以甚至更高速率消耗的需求，对现有互连架构的能力施加了对应的需求。附图说明图1示出了包括互连架构的计算系统的实施例。图2示出了包括分层栈的互连架构的实施例。图3示出了要在互连架构内生成或接收的请求或分组的实施例。图4示出了用于互连架构的发射机和接收机对的实施例。图5A-5C是通过示例链路拓扑连接的端口的简化框图。图6A-6B是通过由示例转换层实现的链路所连接的示例设备的简化框图。图7A-7B是示出示例转换层的操作的简化框图。图8A-8C是示出在示例物理连接的介质上传送示例数据结构的简化框图。图9是通过相应的示例链路连接到一个或多个不同设备的示例计算设备的简化框图。图10示出了用于包括多核处理器的计算系统的框图的实施例。图11示出了用于包括多个处理器的计算系统的框的实施例。具体实施方式在以下描述中，阐述了诸如以下各项的示例的大量具体细节以便提供对本专利技术的透彻理解：特定类型的处理器和系统配置、特定硬件结构、特定架构和微架构细节、特定寄存器配置、特定指令类型、特定系统组件、特定测量/高度、特定处理器流水线阶段和操作等。然而，对于本领域技术人员将显而易见的是，可能不需要采用这些具体细节来实施本专利技术。在其它情况下，没有详细描述公知的组件或方法(诸如特定和替代的处理器架构、用于所描述的算法的特定逻辑电路/代码、特定固件代码、特定互连操作、特定逻辑配置、特定制造技术和材料、特定编译器实现方式、用代码对算法的特定表达、特定掉电和门控技术/逻辑、以及计算机系统的其它特定操作细节)，以便避免不必要地模糊本专利技术。尽管以下实施例可能是参考诸如在计算平台或微处理器中的特定集成电路中的能量节省和能量效率来描述的，但是其它实施例适用于其它类型的集成电路和逻辑器件。本文描述的实施例的类似技术和教导可以应用于也可以受益于更好的能量效率和能量节省的其它类型的电路或半导体器件。例如，所公开的实施例不限于台式计算机系统或超级本TM。并且还可以用在其它设备中，诸如手持设备、平板设备、其它轻薄笔记本电脑、片上系统(SOC)设备和嵌入式应用。手持设备的一些示例包括蜂窝电话、互联网协议设备、数码相机、个人数字助理(PDA)和手持PC。嵌入式应用通常包括微控制器、数字信号处理器(DSP)、片上系统、网络计算机(NetPC)、机顶盒、网络集线器、广域网(WAN)交换机或能够执行下面教导的功能和操作的任何其它系统。此外，本文所描述的装置、方法和系统不限于物理计算设备，而是还可以涉及用于能量节省和能量效率的软件优化。如在下面的描述中将变得显而易见的，本文描述的方法、装置和系统的实施例(无论是参考硬件、固件、软件还是其组合)对于未来与性能考虑平衡的“绿色技术”而言至关重要。随着计算系统不断发展，其中的组件变得越来越复杂。结果，用以在组件之间耦合和通信的互连架构的复杂度也在不断增加，以确保满足针对最佳的组件操作的带宽要求。此外，不同的市场细分需要互连架构的不同方面来满足市场的需求。例如，服务器要求更高的性能，而移动生态系统有时能够为了功率节省而牺牲整体性能。但是，大多数结构的唯一目的是以最大的功率节省来提供最高的可能性能。下面讨论了多个互连，这将潜在地受益于本文描述的本专利技术的各方面。一种互连结构架构包括快速外围组件互连(PCI)(PCIe)架构。PCIe的主要目标是使得来自不同供应商的组件和设备能够在跨多个市场细分；客户端(台式机和移动设备)、服务器(标准、机柜式、云、雾、企业等)以及嵌入式和通信设备的开放架构中进行互操作。快速PCI是针对多种多样的未来的计算和通信平台而定义的高性能、通用I/O互连。一些PCI属性(诸如其使用模型、负载存储架构和软件接口)已经通过其修订得以保留，而先前的并行总线实现方式已经被高度可扩展的完全串行接口所取代。快速PCI的最近版本利用点对点互连、基于交换机的技术和分组化协议的发展来提供新级别的性能和特征。功率管理、服务质量(QoS)、热插拔/热交换支持、数据完整性和错误处理是快速PCI所支持的其中一些高级特征。参照图1，示出了由将一组组件互连的点对点链路组成的结构的实施例。系统100包括处理器105和耦合到控制器集线器115的系统存储器110。处理器105包括任何处理元件，诸如微处理器、主机处理器、嵌入式处理器、协处理器或其它处理器。处理器105通过前端总线(FSB)106耦合到控制器集线器115。在一个实施例中，FSB106是如下所述的串行点对点互连。在另一实施例中，链路106包括符合不同互连标准的串行差分互连架构。在一些实现方式中，该系统可以包括用以实现多个协议栈的逻辑以及用以协商要在公共物理层之上运行的替代协议的另外的逻辑、以及其它示例特征。系统存储器110包括任何存储器设备，诸如随机存取存储器(RAM)、非易失性(NV)存储器或可由系统100中的设备访问的其它存储器。系统存储器110通过存储器接口116耦合到控制器集线器115。存储器接口的示例包括双倍数据速率(DDR)存储器接口、双通道DDR存储器接口和动态RAM(DRAM)存储器接口。在一个实施例中，控制器集线器115是快速外围组件互连(PCIe或PCIE)互连层级中的根集线器、根复合体或根控制器。控制器集线器115的示例包括芯片组、存储器控制器集线器(MCH)、北桥、互连控制器集线器(ICH)、南桥和根控制器/集线器。术语芯片组通常是指两个物理上分离的控制器集线器，即耦合到互连控制器集线器(ICH)的存储控制器集线器(MCH)。注意的是，当前系统通常包括与处理器105集成的MCH，而控制器本文档来自技高网...

【技术保护点】
1.一种用以执行计算机通信的装置，所述装置包括：/n协议电路，其用以实现特定互连协议的协议栈，其中，所述协议电路用以生成根据所述特定互连协议而定义的一组有序集合，所述一组有序集合是针对用以将第一设备耦合到第二设备的链路来生成的，并且所述一组有序集合包括用于所述链路的链路信息；以及/n转换层电路，其用以进行以下操作：/n根据所述一组有序集合，来生成用以包括所述链路信息的至少一部分的至少一个数据结构；以及/n使得所述数据结构代替所述一组有序集合来在所述链路上从所述第一设备被发送到所述第二设备。/n

【技术特征摘要】
20190607 US 16/435,2191.一种用以执行计算机通信的装置，所述装置包括：
协议电路，其用以实现特定互连协议的协议栈，其中，所述协议电路用以生成根据所述特定互连协议而定义的一组有序集合，所述一组有序集合是针对用以将第一设备耦合到第二设备的链路来生成的，并且所述一组有序集合包括用于所述链路的链路信息；以及
转换层电路，其用以进行以下操作：
根据所述一组有序集合，来生成用以包括所述链路信息的至少一部分的至少一个数据结构；以及
使得所述数据结构代替所述一组有序集合来在所述链路上从所述第一设备被发送到所述第二设备。


2.根据权利要求1所述的装置，其中，所述链路包括非对称链路，并且所述特定互连协议假定所述链路包括对称链路。


3.根据权利要求1-2中任一项所述的装置，其中，所述一组有序集合包括特定有序集合的多个实例，所述特定有序集合的所述多个实例中的每个实例旨在用于所述链路的多个通道中的相应一个通道上被发送，所述数据结构中的所述链路信息包括用于所述多个通道中的特定一个通道的链路信息，并且所述链路的两个或更多个通道被用来发送所述数据结构。


4.根据权利要求3所述的装置，其中，所述链路实际包括少于所述多个通道的通道。


5.根据权利要求3-4中任一项所述的装置，其中，所述数据结构包括用以标识所述链路信息与所述特定通道有关的通道标识符。


6.根据权利要求3-5中任一项所述的装置，其中，所述至少一个数据结构包括两个或更多个数据结构，所述两个或更多个数据结构中的第一数据结构包括用于所述特定通道的链路信息，并且所述两个或更多个数据结构中的第二数据结构包括用于所述多个通道中的另一通道的链路信息。


7.根据权利要求1-6中任一项所述的装置，其中，所述一组有序集合中的每个有序集合包括根据所述特定互连而定义的一组字段，所述一组字段包括所述链路信息，并且所述数据结构包括与所述一组字段的至少一部分相对应的字段。


8.根据权利要求7所述的装置，其中，所述数据结构中的所述字段还包括用以补充所述一组字段的一个或多个特定字段。


9.根据权利要求1-8中任一项所述的装置，其中，所述链路包括多个通道，并且所述数据结构用以通过跨所述多个通道剥离所述数据结构的比特来在所述多个通道上被发送。


10.根据权利要求1-9中任一项所述的装置，其中，所述互连协议包括基于快速外围组件互连(PCIe)的协议。


11.根据权利要求1-10中任一项所述的装置，其中，所述一组有序集合包括模式的一个或多个实例，并且所述转换层电路用以：将所述模式与所述链路信息分离，并且除了所述数据结构之外，还在所述链路上发送所述模式。


12.根据权利要求11所述的装置，其中，所述模式包括高速链路训练序列。


13.根据权利要求12所述的装置，其中，所述模式被定义为用于在所述高速链路训练期间的比特锁定或符号锁定中的至少一项。


14.根据权利要求1-13中任一项所述的装置，其中，所述一组有序集合包括特定类型的有序集合的实例，生成所述数据结构包括：
检测所述特定类型的有序集合；
识别出多种类型的数据结构中的特定类型的数据结构对应于所述特定类型的有序集...

【专利技术属性】
技术研发人员：D·J·哈里曼，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US