存储器系统技术方案

本发明专利技术的实施方式提供一种能提高处理能力的非易失性半导体存储装置及存储器系统。实施方式的存储器系统(1)包括第1非易失性半导体存储装置(10)与控制器(100)。第1非易失性半导体存储装置(10)包含：第1电路(60)，连接于接收第2信号REn的第1端子；及第2电路(52)，根据第1信号ODTEN而控制第1电路(60)。第2电路(52)在当切换第1信号ODTEN的逻辑电平时第2信号REn为第1逻辑(“H”)电平的情况下，将第1及第2开关元件(61)及(62)断开，且在第2信号REn为第2逻辑(“L”)电平的情况下，将第1及第2开关元件(61)及(62)接通。

【技术实现步骤摘要】
存储器系统分案申请的相关信息本案是分案申请。该分案的母案是申请日为2016年3月11日、申请号为201610140470.7、专利技术名称为“非易失性半导体存储装置及存储器系统”的专利技术专利申请案。[相关申请案]本申请案享有以日本专利申请案2015-213299号(申请日：2015年10月29日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
本专利技术的实施方式涉及一种非易失性半导体存储装置及存储器系统。
技术介绍
作为非易失性半导体存储装置，已知有NAND(NotAND，与非)型闪速存储器。
技术实现思路
本专利技术的实施方式提供一种能够提高处理能力的非易失性半导体存储装置及存储器系统。实施方式的存储器系统包括第1非易失性半导体存储装置与控制器。控制器能够将第1信号及控制读出动作中读出数据的时序的第2信号发送至第1非易失性半导体存储装置。第1非易失性半导体存储装置包含：第1端子，连接于控制器，且接收第2信号；第1电路，包含连接于第1端子的第本文档来自技高网...

【技术保护点】
1.一种存储器系统，其特征在于包括：/n第1存储器，包含：/n第1存储单元阵列，能够存储数据；/n第1端子，输入对所述第1存储单元阵列的写入数据，输出来自所述第1存储单元阵列的读出数据；/n第2端子，输入第1信号，所述第1信号指示输出读出数据的时序；/n第1ODT电路，连接于所述第1端子；/n第2ODT电路，连接于所述第2端子；/n第3端子，输入第2信号；/n第2存储器，包含：/n第2存储单元阵列，能够存储数据；/n第4端子，与所述第1端子共通地连接，输入对所述第2存储单元阵列的写入数据，输出来自所述第2存储单元阵列的读出数据；/n第5端子，与所述第2端子共通地连接，输入所述第1信号；/n第3...

【技术特征摘要】
20151029 JP 2015-2132991.一种存储器系统，其特征在于包括：
第1存储器，包含：
第1存储单元阵列，能够存储数据；
第1端子，输入对所述第1存储单元阵列的写入数据，输出来自所述第1存储单元阵列的读出数据；
第2端子，输入第1信号，所述第1信号指示输出读出数据的时序；
第1ODT电路，连接于所述第1端子；
第2ODT电路，连接于所述第2端子；
第3端子，输入第2信号；
第2存储器，包含：
第2存储单元阵列，能够存储数据；
第4端子，与所述第1端子共通地连接，输入对所述第2存储单元阵列的写入数据，输出来自所述第2存储单元阵列的读出数据；
第5端子，与所述第2端子共通地连接，输入所述第1信号；
第3ODT电路，连接于所述第4端子；
第4ODT电路，连接于所述第5端子；
第6端子，输入所述第2信号；及
控制器，能够将所述第1信号、所述第2信号及写入数据发送至所述第1存储器及所述第2存储器，能够从所述第1存储器及所述第2存储器接收读出数据；且
所述控制器在对所述第1存储器指示写入动作或读出动作的情况下，切换对所述第2存储器的所述第6端子供给的所述第2信号的逻辑电平；
当切换对所述第6端子供给的所述第2信号的逻辑电平时，所述第2存储器在所述第1信号处于第1逻辑电平的情况下，将所述第3ODT电路接通并且将所述第4ODT电路断开，在所述第1信号处于第2逻辑电平的情况下，将所述第3ODT电路及所述第4ODT电路接通。


2.根据权利要求1所述的存储器系统，其特征在于：
所述控制器是：
在对所述第1存储器指示所述写入动作的情况下，当切换所述第2信号的逻辑电平时，将所述第1信号设为所述第1逻辑电平；
在对所述第1存储器指示所述读出动作的情况下，当切换所述第2信号的逻辑电平时，将所述第1信号设为所述第2逻辑电平。


3.根据权利要求2所述的存储器系统，其特征在于：
在对所述第1存储器指示所述读出动作的情况下，
所述控制器将所述第2信号设为有效后，使所述第1信号连续反转，
所述第1存储器在所述第2信号有效的期间中，与所述第1信号的反转同步输出所述读出数据。


4.根据权利要求3所述的存储器系统，其特征在于：
所述控制器于所述读出动作，
在第1期间，维持所述第1信号的逻辑电平，
从所述第1期间开始至结束为止之间，将所述第2信号设为有效，
在接续所述第1期间的第2期间，使所述第1信号连续反转。


5.根据权利要求4所述的存储器系统，其特征在于：
所述第1期间为25nsec以上，
所述控制器于所述读出动作，从所述第1期间开始后经过5nsec以上，将所述第2信号设为有效。


6.根据权利要求1所述的存储器系统，其特征在于：
所述第2信号为非同步信号。


7.根据权利要求1所述的存储器系统，其特征在于：
所述第6端子与所述第3端子共通地连接。


8.根据权利要求1所述的存储器系统，其特征在于：
所述第2信号也作为指示写入动作的禁止的信号发挥功能。


9.根据权利要求1所述的存储器系统，其特征在于：
所述控制器对所述第2存储器指示参数设定动作，
所述第2存储器是：在所述参数设定动作前，基于所述第2信号，防止所述写入动作，在所述参数设定动作后，基于所述第2信号控制所述第3ODT电路及所述第4ODT电路。


10.根据权利要求1所述的存储器系统，其特征在于：
所述...

【专利技术属性】
技术研发人员：平嶋康伯，小柳胜，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本;JP