具有高速输入输出装置的半导体集成电路装置的试验方法及试验装置制造方法及图纸

提供一种具有高速输入输出装置的半导体集成电路装置的试验方法及试验装置，用简单的板的构成，不需要对应每个Ｉ／Ｏ规格变更测试系统而迅速地进行超过１ＧＨｚ的高速Ｉ／Ｏ的测试。在设置了用传送线路将具有高速输入输出装置（２）的半导体集成电路装置（１）的外部输出端子和外部输入端子连接的环路反馈通道（４）的负载板（３）上安装半导体集成电路装置（１），利用设置在半导体集成电路装置（１）的内部的测试装置（５）和环路反馈通道（４），在半导体集成电路装置（１）内部中试验高速输入输出装置（２）的工作。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种具有高速输入输出装置的半导体集成电路装置的试验方法及试验装置、尤其是涉及对于具有采用将相邻的2个LSI按1对1连接的点对点连接方式并且在1GHz以上工作的下一代输入输出接口的半导体集成电路装置(LSI)，采用简单的构成就可高效进行该半导体集成电路装置的测试的具有高速输入输出装置的半导体集成电路装置的试验方法及试验装置。
技术介绍
近年来，随着光通信网的高速化、大容量化，目前的情况是微处理器的工作频率提高了30倍，硬盘装置的工作速度提高了25倍，网络的传送速度提高了100倍，但另一方面，PCI(PeripheralComponent Interconnect)总线的传送速度却几乎没有变化。但是，当进行运动图像或声频等流数据的处理时，希望传送速度进一步高速化。在适应这样今后会更进一步高速化的下一代输入输出接口中，有采用把相邻的2个LSI按1对1连接的点对点连接方式来抑制多重反射的倾向，也有采用8位程度的窄数据宽度以便在高工作频率下也容易进行时钟相位差调整的的倾向。采用这样的点对点连接或窄数据宽度，是因为容易采取以开关LSI为中心控制数据传送的网络结构，所以是适合于传送流数据的结构。但是，这时，与具有宽数据宽度的总线接口相比，必须能在相当高的频率下工作。例如，使用8位宽度的数据总线，要实现比使用32位宽度的PCI总线快10倍程度的数据传送速度，必需有可以在1GHz以上工作的高速输入输出电路。因此，为了回应这样高速化的要求，可以预见具有LVDS(Low VoltageDifferential Signaling)等高速I/O的LSI的生产量今后会切实增长。另外，这些高速I/O包括多路转换器或PLL(Phase Locked Loop)等，因此，在测试中对I/O部要求进行与现在使用的LFT(Loose FunctionTest)或DC测试不一样的测试，即要求高速化测试。在目前技术规格下，探测器卡本身或LSI测试单体也可以进行超过1G位/秒的数据信号的测试。但是，作为将这些组合而成测试系统整体，200M位/秒～400M位/秒程度的数据信号的测试已经达到极限，这可以参考附图7进行说明。参考图7图7是以往的测试系统的概念性结构图。在以往的测试系统中，在负载板71的中央部上设置IC插座72，同时设置与该IC插座72连接的引出布线73，而且，该引出布线73与连接在LSI测试器74上的同轴电缆75连接。而且，利用机械手76把试验对象器件DUT(Device Under Test)77安装固定于IC插座72中进行测试。这时，从DUT77到作为波形检测部LSI的测试器74的布线长度(电缆长度)成为问题。即，在时钟频率为1GHz以上的高频率信号中，受到与路线长度的平方成比例的皮肤效应或与路线长度成比例的电介质损失的影响，产生数字波形的畸变，因此，当从DUT77到作为波形检测部LSI的测试器74的布线长度长时，检测时钟频率超过1GHz的数字信号是困难的。在这种状态下，开发了在负载板上安装模拟信号的测定电路或解析电路，使用通用逻辑测试器进行模拟测试的模拟BOST(Built-Out Self-Test)。该BOST的优点可列举为第1，可以作包含外部接口的保证，第2，没有芯片的区域补偿，第3，芯片评价时的可观测性高等。若考虑今后的用于具有高速I/O的LSI的BOST，上述第1和第3优点是高速I/O必须具备的条件，通过显著缩短前面说明的从DUT到信号检测部的布线长度，可以测试高速I/O。另一方面，在半导体集成电路装置(LSI)中，有作为测试容易化设计，用边界扫描寄存器将LSI的内部分成I/O和内部逻辑的方案，以下参考附图8来说明。参考图8图8是设置边界扫描寄存器的半导体集成电路装置的概念性结构图。半导体芯片81的外周部上设置边界扫描寄存器83，将I/O84、和由设置在内部的逻辑电路及存储器等构成的内部逻辑82分离。根据使用这样的边界扫描寄存器，容易进行内部逻辑测试的同时，可以对高速I/O指定传发送号或者测试接收信号。又，作为其他的测试容易化设计，提出了逻辑BIST(Built-In Self-Test)。以下参考附图9来说明。参考图9图9是采用逻辑BIST的半导体集成电路装置的概念性的结构图。半导体芯片91中设置伪随机模式发生电路92及输出模式压缩电路93，且用扫描链94连接伪随机模式发生电路92和输出模式压缩电路93。这时，设置在外部的LSI测试器95进行伪随机模式发生电路92的初始设定和取出输出模式压缩电路93的结果。而且，测试模式与以往的不同，不是从LSI测试器95输出，而是从LSI内部的伪随机模式发生电路92输出，把LSI内部的测试结果传送给输出模式压缩电路93。另外，伪随机模式发生电路92是例如由LFSR(Linear Feedback ShiftRegister)构成，而且，输出模式压缩电路93是例如由MISR(Multiple InputSignature Register)构成，根据该构成可以实现缩小半导体芯片92的区域补偿。但是，BOST中一般有第1，受芯片的管脚数的制约，第2，负载板上必须有为安装测定电路或解析电路的安装空间，等的缺点。其中第1缺点对高速I/O测试中不会构成问题，但必须解决第2个有关安装空间的问题。而且，考虑BOST的基础上进行高速I/O测试本身的课题是要适应以输入输出信号电平为首的各种各样的规格。例如，高速I/O测试中存在必须适应输入输出信号水平或高速信号处理技术的各种各样的规格的问题。另一方面，逻辑BIST中，所存在的问题是为了进行I/O部的测试，不能对LSI内部进行封闭测试。
技术实现思路
本专利技术的目的在于，通过简单的板结构，针对每个I/O规格不用变更测试系统，也可以迅速地进行超过1GHz的高速I/O的测试。图1是本专利技术的原理构成图。参考图1对本专利技术中用于解决课题的方式进行说明。参考图1(1)本专利技术之一提供一种具有高速输入输出装置2的半导体集成电路装置1的试验方法，所具有的特征是在设置了用传送线路将具有高速输入输出装置2的半导体集成电路装置1的外部输出端子和外部输入端子连接的环路反馈通道4的负载板3上安装半导体集成电路装置1，利用设置在半导体集成电路装置1的内部的测试装置5和环路反馈通道4，在半导体集成电路装置1中试验高速输入输出装置2的动作。这样，高速输入输出装置2，即，高速I/O的特性测试不是在设置在外部的LSI测试器中，而是根据利用设置在LSI内部的测试装置5和设置在负载板3的环路反馈通道4进行测试，可以在LSI内部中进行封闭自行测试，因为测试中可以缩短路线长度，所以不会出现数字波形畸变的问题，并且可以实现超过1GHz的试验。(2)本专利技术之二，在本专利技术之一中，所具有的特征是设置在半导体集成电路装置1的内部中的测试装置5是由测试模式发生装置6，和把测试模式发生装置6发生的测试模式传送给高速输入输出装置2的边界扫描寄存器，和根据外部输入端子接收通过环路反馈通道4的输出的检查装置7构成。这样，根据由发生发送数据模式的测式模式发生装置6、边界扫描寄存器及检查装置7构成的设置在LSI内部的测试装置5，高速I/O的特性测试可以在封闭状态下进行。(3)本专利技术之三，在专利技术之一或本文档来自技高网...

【技术保护点】
一种具有高速输入输出装置的半导体集成电路装置的试验方法，其特征在于，在设置了用传送线路将具有高速输入输出装置的半导体集成电路装置的外部输出端子和外部输入端子连接的环路反馈通道的负载板上安装所述半导体集成电路装置，利用设置在所述半导体集成电路装置的内部的测试装置和所述环路反馈通道，在所述半导体集成电路装置内部中试验所述高速输入输出装置的工作。

【技术特征摘要】
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【专利技术属性】
技术研发人员：佐佐木守，
申请(专利权)人：国立大学法人广岛大学，
类型：发明
国别省市：JP[日本]