【技术实现步骤摘要】
半导体器件
本公开的示例实施方式涉及半导体器件,更具体地,涉及具有环栅结构的半导体器件。
技术介绍
为了提高半导体器件的集成度,已经提出了一种具有环栅结构的晶体管,该环栅结构包括围绕形成在衬底上的纳米线形状的硅主体的栅极。由于环栅结构的晶体管能够利用三维沟道,所以其可以按比例缩小。此外,可以在不增加其栅极长度的情况下提高其电流控制能力。在具有环栅结构的晶体管中,可以有效地减小和/或抑制沟道区的电势受漏极电压影响的短沟道效应(SCE)。
技术实现思路
根据本专利技术构思的示例实施方式,一种半导体器件可以包括:由第一沟槽分隔的第一鳍图案和第二鳍图案,第一鳍图案和第二鳍图案中的每个在第一方向上纵长地延伸;在第一鳍图案上的第一纳米片;在第二鳍图案上的第二纳米片;沿着第一沟槽的底表面和侧壁的至少一部分延伸的第一鳍衬层;设置在第一鳍衬层上并填充第一沟槽的一部分的第一场绝缘层;以及与第一鳍图案的端部交叠并且包括第一栅极间隔物的第一栅极结构。从第一沟槽的底表面到第一栅极间隔物的下表面的高度可以大于从第一沟槽的底表 ...
【技术保护点】
1.一种半导体器件,包括:/n由第一沟槽分隔的第一鳍图案和第二鳍图案,所述第一鳍图案和所述第二鳍图案中的每个在第一方向上纵长地延伸;/n设置在所述第一鳍图案上的第一纳米片;/n设置在所述第二鳍图案上的第二纳米片;/n沿着所述第一沟槽的底表面和侧壁的至少一部分延伸的第一鳍衬层;/n设置在所述第一鳍衬层上并填充所述第一沟槽的一部分的第一场绝缘层;以及/n与所述第一鳍图案的端部交叠并且包括第一栅极间隔物的第一栅极结构,/n其中,从所述第一沟槽的所述底表面到所述第一栅极间隔物的下表面的高度大于从所述第一沟槽的所述底表面到所述第一场绝缘层的上表面的高度。/n
【技术特征摘要】 【专利技术属性】
20190522 KR 10-2019-00597981.一种半导体器件,包括:
由第一沟槽分隔的第一鳍图案和第二鳍图案,所述第一鳍图案和所述第二鳍图案中的每个在第一方向上纵长地延伸;
设置在所述第一鳍图案上的第一纳米片;
设置在所述第二鳍图案上的第二纳米片;
沿着所述第一沟槽的底表面和侧壁的至少一部分延伸的第一鳍衬层;
设置在所述第一鳍衬层上并填充所述第一沟槽的一部分的第一场绝缘层;以及
与所述第一鳍图案的端部交叠并且包括第一栅极间隔物的第一栅极结构,
其中,从所述第一沟槽的所述底表面到所述第一栅极间隔物的下表面的高度大于从所述第一沟槽的所述底表面到所述第一场绝缘层的上表面的高度。
2.根据权利要求1所述的半导体器件,
其中,所述第一沟槽包括在所述第一栅极间隔物的所述下表面与所述第一场绝缘层的所述上表面之间的暴露区域,并且
其中,所述第一鳍衬层沿着所述第一沟槽的所述暴露区域的至少一部分延伸。
3.根据权利要求1所述的半导体器件,还包括:
从所述第一鳍图案的侧壁朝向所述第二鳍图案突出的半导体结节。
4.根据权利要求1所述的半导体器件,还包括:
绝缘衬层,沿着所述第一栅极间隔物的外侧壁和所述第一场绝缘层的所述上表面延伸,并且接触所述第一鳍衬层。
5.根据权利要求4所述的半导体器件,
其中,所述绝缘衬层包括下绝缘衬层和设置在所述下绝缘衬层上的上绝缘衬层,并且
其中,所述下绝缘衬层接触所述第一鳍衬层。
6.根据权利要求1所述的半导体器件,还包括:
由第二沟槽分隔并在第二方向上延伸的第三鳍图案和第四鳍图案;
设置在所述第三鳍图案上的第三纳米片;
设置在所述第四鳍图案上的第四纳米片;
沿着所述第二沟槽的底表面和侧壁的一部分延伸的第二鳍衬层;
设置在所述第二鳍衬层上并填充所述第二沟槽的一部分的第二场绝缘层;以及
与所述第三鳍图案的端部交叠并且包括第二栅极间隔物的第二栅极结构,
其中,所述第二栅极结构接触所述第二场绝缘层的上表面。
7.根据权利要求6所述的半导体器件,
其中,所述第一鳍图案和所述第二鳍图案设置在PMOS区域中,并且
其中,所述第三鳍图案和所述第四鳍图案设置在NMOS区域中。
8.根据权利要求6所述的半导体器件,还包括:
沿着所述第一栅极间隔物的外侧壁和所述第一场绝缘层的所述上表面延伸的第一绝缘衬层;以及
沿着所述第二栅极间隔物的外侧壁和所述第二场绝缘层的所述上表面延伸的第二绝缘衬层,
其中,所述第一绝缘衬层的厚度大于所述第二绝缘衬层的厚度。
9.根据权利要求1所述的半导体器件,其中,所述第一栅极结构与所述第一场绝缘层的所述上表面间隔开。
10.一种半导体器件,包括:
由第一沟槽分隔的第一鳍图案和第二鳍图案,所述第一鳍图案和所述第二鳍图案中的每个在第一方向上纵长地延伸;
设置在所述第一鳍图案上的第一纳米片;
设置在所述第二鳍图案上的第二纳米片;
技术研发人员:梁正吉,宋昇珉,郑秀真,裵东一,徐凤锡,
申请(专利权)人:三星电子株式会社,
类型:发明
国别省市:韩国;KR
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