一种应用于多芯片调试系统的调试信息同步方法技术方案

本发明专利技术提供了一种应用于多芯片调试系统的调试信息同步方法，包括以下步骤：S1、多芯片调试系统的各个调试芯片产生调试信息数据包；S2、各个调试芯片的调试信息数据包依照时钟周期打包成若干个标准数据包，调试芯片的各个标准数据包按照时间顺序依次打上编号为1、2、3、……、n的标签；S3、各个调试芯片的打上标签的标准数据包分别传输至调试模块内；S4、调试模块接收各个调试芯片的标准数据包，按照标准数据包上的标签进行一一对齐；S5、将对齐后的标准数据包解包，并输出至后端逻辑进行调试处理。本发明专利技术的多芯片调试系统的调试信息同步方法，能够对来自多个调试芯片的调试数据进行快速的对齐，确保调试结果的准确性。

【技术实现步骤摘要】
一种应用于多芯片调试系统的调试信息同步方法
本专利技术属于电子领域，涉及信息处理技术，具体为一种应用于多芯片调试系统的调试信息同步方法。
技术介绍
电子领域中，编制的程序在投入实际运用前都需要使用手工或者编译程序等方法进行测试，以修正语法错误和逻辑错误的过程，这是保证计算机信息系统正确性的必不可少的步骤。由于逻辑通常工作在不同的芯片上，系统调试过程中需要对多个芯片上的逻辑同步后，才能实现准确的调试。目前，现有的系统调试的调试手段大多是针对单颗芯片进行，其对于很多事件的需要同时参考多个芯片的情形则是没有办法处理的。目前对于多芯片的调试，将多芯片的信息传输出来，若使用普通的输入输出管脚互联，则会占用大量管脚，并且调试带宽太低；若使用高速收发器，则又会由于收发器的链路特性，导致输出的数据包会有位置偏移。因此，需要设计一种调试信息同步方法，其能够对多芯片调试系统的各个芯片发出来的调试信息进行同步。
技术实现思路
本专利技术的目的在于提供一种应用于多芯片调试系统的调试信息同步方法，调试信息同步方法采用按时钟对齐的方法，对多个芯片输出的调试信息进行对齐，其能够避免大量管脚的使用，且能够提供更大的带宽。实现专利技术目的的技术方案如下：一种应用于多芯片调试系统的调试信息同步方法，包括以下步骤：S1、多芯片调试系统的各个调试芯片产生调试信息数据包；S2、各个调试芯片的调试信息数据包依照时钟周期打包成若干个标准数据包，调试芯片的各个标准数据包按照时间顺序依次打上编号为1、2、3、……、n的标签；S3、各个调试芯片的打上标签的标准数据包分别传输至调试模块内；S4、调试模块接收各个调试芯片的标准数据包，按照标准数据包上的标签进行一一对齐；S5、将对齐后的标准数据包解包，并输出至后端逻辑进行调试处理。本专利技术的多芯片调试系统的调试信息同步方法，能够对来自多个调试芯片的调试数据进行快速的对齐，确保调试结果的准确性。进一步的，步骤S3中，各个调试芯片上的标准数据包是经过调试通道传输至调试模块内的，调试通道为高速收发器。进一步的，步骤S2中，时钟周期为各个调试芯片内的分时钟提供，且各个调试芯片的分时钟由多芯片调试系统主时钟进行同步驱动。进一步的，调试信息同步方法是通过多芯片调试系统内的同步对齐结构实现的。同步对齐结构包括位于各个调试芯片内的数据包处理模块，数据包处理模块用于对调试信息数据包打包并打标签。同步对齐结构包括调试模块，调试模块与各个调试芯片经调试通道连通，调试通道将调试芯片内打上标签的标准数据包传输至调试模块内。调试模块内设有对齐模块及解包模块，对齐模块用于将接收的各个调试芯片的标准数据包按标签对齐，解包模块用于将对齐的各个调试芯片的标准数据包解包并输出至后端逻辑。优选的，调试模块内还设有存储单元，存储单元用于存储各个调试芯片的调试信息数据包。与现有技术相比，本专利技术的有益效果是：多芯片调试系统的调试信息同步方法，可以利用调试通道(如高速收发器)将大量的调试信息传输出来，占用较少的芯片管脚，且可以同时调试多个调试芯片，同时，还能利用调试模块上专用的存储单元储存更多的调试信息。附图说明为了更清楚地说明本专利技术实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍。显而易见地，下面描述中的附图仅仅是本专利技术为了更清楚地说明本专利技术实施例或现有技术中的技术方案，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术调试信息同步方法的流程图；图2为本专利技术调试信息同步方法的多芯片调试系统内的同步对齐结构示意图；图3为各个调试芯片的调试数据包未对齐前的示意图；图4为各个调试芯片的调试数据包打包成标准数据包并打上标签后的示意图；图5为各个调试芯片的打上标签的标准数据包对齐过程的原理框图；图6为各个调试芯片的标准数据包对齐后的示意图。具体实施方式下面结合具体实施例来进一步描述本专利技术，本专利技术的优点和特点将会随着描述而更为清楚。但这些实施例仅是范例性的，并不对本专利技术的范围构成任何限制。本领域技术人员应该理解的是，在不偏离本专利技术的精神和范围下可以对本专利技术技术方案的细节和形式进行修改或替换，但这些修改和替换均落入本专利技术的保护范围内。在本实施例的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本专利技术创造和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利技术创造的限制。此外，术语“第一”、“第二”、“第三”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本专利技术创造的描述中，除非另有说明，“多个”的含义是两个或两个以上。实施例1：本实施例提供了一种应用于多芯片调试系统的调试信息同步方法，如图1所示，调试信息同步方法包括以下步骤：S1、多芯片调试系统的各个调试芯片产生调试信息数据包；S2、各个调试芯片的调试信息数据包依照时钟周期打包成若干个标准数据包，调试芯片的各个标准数据包按照时间顺序依次打上编号为1、2、3、……、n的标签；S3、各个调试芯片的打上标签的标准数据包分别传输至调试模块内；S4、调试模块接收各个调试芯片的标准数据包，按照标准数据包上的标签进行一一对齐；S5、将对齐后的标准数据包解包，并输出至后端逻辑进行调试处理。进一步的，步骤S3中，各个调试芯片上的标准数据包是经过调试通道传输至调试模块内的，调试通道为高速收发器。进一步的，步骤S2中，时钟周期为各个调试芯片内的分时钟提供，且各个调试芯片的分时钟由多芯片调试系统主时钟进行同步驱动。多芯片调试系统的调试信息同步方法的使用，能够对来自多个调试芯片的调试数据进行快速的对齐，确保调试结果的准确性。实施例2：本实施例是对上述的多芯片调试系统进行详细的描述，调试信息同步方法是通过多芯片调试系统内的同步对齐结构实现的。如图2所示，同步对齐结构包括位于各个调试芯片内的数据包处理模块，数据包处理模块用于对调试信息数据包打包并打标签。如图2所示，同步对齐结构包括调试模块，调试模块与各个调试芯片经调试通道连通，调试通道将调试芯片内打上标签的标准数据包传输至调试模块内。如图2所示，调试模块内设有对齐模块及解包模块，对齐模块用于将接收的各个调试芯片的标准数据包按标签对齐，解包模块用于将对齐的各个调试芯片的标准数据包解包并输出至后端逻辑。进一步的，如图2所示，调试模块内还设有存储单元，存储单元本文档来自技高网...

【技术保护点】
1.一种应用于多芯片调试系统的调试信息同步方法，其特征在于：包括以下步骤：/nS1、多芯片调试系统的各个调试芯片产生调试信息数据包；/nS2、各个调试芯片的调试信息数据包依照时钟周期打包成若干个标准数据包，调试芯片的各个标准数据包按照时间顺序依次打上编号为1、2、3、……、n的标签；/nS3、各个调试芯片的打上标签的标准数据包分别传输至调试模块内；/nS4、调试模块接收各个调试芯片的标准数据包，按照标准数据包上的标签进行一一对齐；/nS5、将对齐后的标准数据包解包，并输出至后端逻辑进行调试处理。/n

【技术特征摘要】
1.一种应用于多芯片调试系统的调试信息同步方法，其特征在于：包括以下步骤：
S1、多芯片调试系统的各个调试芯片产生调试信息数据包；
S2、各个调试芯片的调试信息数据包依照时钟周期打包成若干个标准数据包，调试芯片的各个标准数据包按照时间顺序依次打上编号为1、2、3、……、n的标签；
S3、各个调试芯片的打上标签的标准数据包分别传输至调试模块内；
S4、调试模块接收各个调试芯片的标准数据包，按照标准数据包上的标签进行一一对齐；
S5、将对齐后的标准数据包解包，并输出至后端逻辑进行调试处理。


2.根据权利要求1所述的调试信息同步方法，其特征在于：步骤S3中，各个调试芯片上的标准数据包是经过调试通道传输至调试模块内的，调试通道为高速收发器。


3.根据权利要求1所述的调试信息同步方法，其特征在于：步骤S2中，时钟周...

【专利技术属性】
技术研发人员：谢超，吴滔，
申请(专利权)人：思尔芯上海信息科技有限公司，
类型：发明
国别省市：上海;31