JTAG链路测试方法及其装置制造方法及图纸

本发明专利技术提供一种ＪＴＡＧ链路测试方法及其装置。所述ＪＴＡＧ链路测试方法包括向ＪＴＡＧ链路置入一组全１指令码；根据所述全１指令码，选择１位移位数据寄存器连接在各个待测器件上，且所述移位数据寄存器捕获各个待测器件的状态；将包含特征码的测试向量通过ＪＴＡＧ链路置入所述移位数据寄存器中；移位数据寄存器输出的各个移位数据寄存器捕获的待测器件的状态和测试向量中的特征码；根据所述移位数据寄存器输出的待测器件的状态和特征码，判断ＪＴＡＧ链路是否正常。通过本发明专利技术实施例提供的技术方案，能够简单、方便的实现对ＪＴＡＧ链路的测试。

【技术实现步骤摘要】

本专利技术涉及电子
，特别涉及一种JTAG链路测试方法及其装置。
技术介绍
为了解决超大规模集成电路的测试问题，由联合测试行动组(JETAG，JointTest Action Group)提出了边界扫描技术，它通过存在于器件输入输出管脚与内核电路之间的边界扫描单元(BSC，Boundary Scan Description)对器件及其外围电路进行测试，从而提高了器件的可控性和可观察性，解决了现代电子技术发展带来的上述测试问题，可以较方便地完成由现代器件组装的电路板的测试。通常这种测试被称为JTAG链路测试。现有技术提供的JTAG链路测试，一般都是基于单板的JTAG链路已经明确，然后使用一组或多组和JTAG链路一一对应的测试向量来进行测试。在JTAG链路测试过程中，从BSC的输入端输入特定的测试向量，然后观察BSC的输出端输出的测试结果，根据所述测试结果判断该JTAG链路是否正常。因此，在进行本专利技术创造过程中，专利技术人发现现有技术中至少存在如下问题：现有技术提供的技术方案中，对于测试不同的JTAG链路，需要输入不同的测试向量，因此现有技术提供的JTAG链路测试方法不具备通本文档来自技高网...

【技术保护点】
一种联合测试行动组ＪＴＡＧ链路测试方法，用于测试由待测器件组成的ＪＴＡＧ链路，其特征在于，包括：　向ＪＴＡＧ链路置入一组全１指令码，所述全１的指令码的长度大于或等于待测试器件的数量；　根据所述全１指令码，ＪＴＡＧ链路选择１位移位 数据寄存器连接在ＪＴＡＧ链路各个待测器件上，且所述移位数据寄存器捕获各个待测器件的状态；　将包含特征码的测试向量通过ＪＴＡＧ链路置入所述移位数据寄存器中，所述测试向量的长度大于待测试器件的数量；　移位数据寄存器输出的各个移位数据 寄存器捕获的待测器件的状态和测试向量中的特征码；　根据所述移位数据寄存器输出的待测器件的状态和特...

【技术特征摘要】
CN 2007-12-27 200710301117.31.一种联合测试行动组JTAG链路测试方法，用于测试由待测器件组成的JTAG链路，其特征在于，包括：向JTAG链路置入一组全1指令码，所述全1的指令码的长度大于或等于待测试器件的数量；根据所述全1指令码，JTAG链路选择1位移位数据寄存器连接在JTAG链路各个待测器件上，且所述移位数据寄存器捕获各个待测器件的状态；将包含特征码的测试向量通过JTAG链路置入所述移位数据寄存器中，所述测试向量的长度大于待测试器件的数量；移位数据寄存器输出的各个移位数据寄存器捕获的待测器件的状态和测试向量中的特征码；根据所述移位数据寄存器输出的待测器件的状态和特征码，判断JTAG链路是否正常。2.根据权利要求1所述的JTAG链路测试方法，其特征在于，所述将包含特征码的测试向量置入所述移位数据寄存器中具体方式为：按照测试时钟，向各个移位数据寄存器依次输入所述测试向量中的比特。3.根据权利要求2所述的JTAG链路测试方法，其特征在于，所述移位数据寄存器依次输出各个移位数据寄存器捕获的待测器件的状态和测试向量中的特征码具体方式为：按照测试时钟，依次输出所述移位数据寄存器中捕获的待测器件的状态和测试向量中的特征码。4.根据权利要求1所述的JTAG链路测试方法，其特征在于，所述特征码为包含任意非全0的一个或多个比特。5.一种联合测试行动组JTAG链路测试装置，用于测试由待测器件组成的JTAG链路，其特征在于，包括：输入单元，用于向待测试的器件置入一组全1指令码，所述全1的指令码的长度大于或等于待测试的器件的数量，以及置入包含特征码的测试向量，所述测试向量的长度大于待测试器件的数量；指令寄存器，用于根据所述输入单元置入的全1指令码，选择1位的移位数据寄存器连接在各个待测器件上；移位数据寄存器，用于根据输入单元置入的测试向量，输出各个移位数...

【专利技术属性】
技术研发人员：曹锦业，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：94[中国|深圳]