【技术实现步骤摘要】
半导体元件及其制备方法
本申请案主张2019/05/15申请的美国正式申请案第16/413,261号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。本公开涉及一种半导体元件及其制备方法。特别是涉及一种以包含平坦化制程的一方法所形成的半导体元件及其相对应的制备方法。
技术介绍
在半导体制造中，使用平坦化制程来获得一半导体结构是常见的。在半导体企业中所发展的不同方法中，化学机械研磨(后文中统称CMP)制程是为广泛使用来移除过量沉积材料并提供一平坦表面给下一阶段或下一制程的一般技术。一般而言，执行CMP制程以平坦化沉积在一图案层或图案结构的层或多层。随着微型化的需求增加，平坦化已在半导体制造中变成一关键制程。在平坦化制程期间，为了将许多掺杂物(dopants)引入以避免渗漏，可在基底上形成多个凹处(recesses)。然而，当半导体结构规格变小以符合微型化的需求时，是会发生例如通道能障降低效应(draininducedbarrierlowering)、速度饱和(velocitysaturation...
【技术保护点】
1.一种半导体元件，包括：/n一基底，具有一记忆体胞区以及一周围区，其中该记忆体胞区具有至少一第一浅沟隔离，且该周围区具有至少一第二浅沟隔离；/n多个栅极，配置在该第一浅沟隔离内；/n一第一半导体层，配置在该周围区内；/n一第一隔离层，覆盖在该记忆体胞区内的该基底；/n一晶体上层，配置在记忆体胞区内，且该基底的一掺杂部配置在该晶体上层下，其中该晶体上层具有一导电率，是小于该基底的该掺杂部的一导电率；以及/n一第二半导体层，配置在该第一隔离层的一部分上，其中该第一半导体层的一顶表面与该第二半导体层的一顶表面为共面。/n
【技术特征摘要】
20190515 US 16/413,2611.一种半导体元件，包括：
一基底，具有一记忆体胞区以及一周围区，其中该记忆体胞区具有至少一第一浅沟隔离，且该周围区具有至少一第二浅沟隔离；
多个栅极，配置在该第一浅沟隔离内；
一第一半导体层，配置在该周围区内；
一第一隔离层，覆盖在该记忆体胞区内的该基底；
一晶体上层，配置在记忆体胞区内，且该基底的一掺杂部配置在该晶体上层下，其中该晶体上层具有一导电率，是小于该基底的该掺杂部的一导电率；以及
一第二半导体层，配置在该第一隔离层的一部分上，其中该第一半导体层的一顶表面与该第二半导体层的一顶表面为共面。
2.如权利要求1所述的半导体元件，其中该第一浅沟隔离具有一深度，是小于该第二浅沟隔离的一深度。
3.如权利要求1所述的半导体元件，其中该第一浅沟隔离具有一深度，是与该第二浅沟隔离的一深度相同。
4.如权利要求1所述的半导体元件，其中该晶体上层具有一马鞍形。
5.如权利要求1所述的半导体元件，其中该晶体上层具有一过量部分，是从该基底突伸。
6.一种半导体元件的制备方法，包括：
提供一基底；
在该基底内形成多个第一浅沟隔离；
在该基底上界定一记忆体胞区以及一周围区，其中该记忆体胞区与该周围区均具有至少一浅沟隔离；
在该基底内与该浅沟隔离内形成多个栅极；
在该周围区内形成一第一半导体层，并以一第一隔离层覆盖该第一半导体层；
在该记忆体胞区内形成多个凹处，其中该基底的一些部分是在所述凹处的底部暴露；
在该基底的所述暴露部分外延成长一晶体上层；
形成一第二半导体层、一第二隔离层以极一第三隔离层，其中该第三隔离层覆盖在该基底上的该第一半导体层与该第一隔离层；
执行一平坦化制程移除该第三隔离层的一部分，以暴露该第二隔离层，以使该第三隔离层的一顶表面与该第二隔离层的一顶表面为共面；以及
执行一回蚀制程，以移除该第三隔离层、该第二隔离层、该第二半导体层的一部分以极该第一隔离层的一部分，以使该第一半导体层的一顶表面与该第二半导体层的一顶表面为共面。
7.如权利要求6所述的制备方法，还包括在该第一半导体层与该第一隔离层形成之后，在该基底上形成一牺牲层，且在该牺牲层上形成一图案硬遮罩。
8.如权利要求7所述的制备方法，其中该牺牲层为一有机密度层或是一有机介电层。
9.如权利要求7所述的制备方法，还包括在该牺牲层内形成多个开口，以使该第一...
【专利技术属性】
技术研发人员：陈德荫，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：中国台湾;71
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